阅读说明：本技术 一种锁存电路 (Latch circuit ) 是由 易海平 余俊 于 2018-05-28 设计创作，主要内容包括：本申请适用于锁存电路技术领域,提供了一种锁存电路,包括：选通控制模块、数据锁存模块、滤波模块；所述选通控制模块的输出端连接所述数据锁存模块的输入端；所述数据锁存模块的输出端连接所述滤波模块的待滤波数据输入端,且连接所述选通控制模块的输出端。通过选通控制模块接收输入数据,当选通控制模块为关断状态时,锁存电路为锁存模式,选通控制模块停止将输入数据锁存模块,数据锁存模块将已接收到的输入数据进行锁存,使得在锁存电路处于锁存模式时,输入数据能够被有效隔离；通过在数据锁存模块后接入滤波模块,对输入数据进行滤波处理,可以有效滤除输入数据中的高脉冲毛刺。(the application is suitable for latch circuit technical field, provides a latch circuit, includes: the device comprises a gating control module, a data latch module and a filtering module; the output end of the gating control module is connected with the input end of the data latch module; the output end of the data latch module is connected with the data input end to be filtered of the filtering module and the output end of the gating control module. The input data is received through the gating control module, when the gating control module is in a turn-off state, the latch circuit is in a latch mode, the gating control module stops latching the input data, and the data latch module latches the received input data, so that the input data can be effectively isolated when the latch circuit is in the latch mode; the filtering module is connected behind the data latching module to filter the input data, so that high-pulse burrs in the input data can be effectively filtered.)

一种锁存电路

技术领域

本申请涉及锁存电路技术领域，尤其涉及一种锁存电路。

背景技术

锁存，就是把信号暂存以维持某种电平状态。锁存电路的最主要作用是缓存，其次是完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个I/O口既能输出也能输入的问题。

锁存电路可以在特定输入脉冲电平作用下改变状态达到数据锁存的目的。但是现有的锁存电路，在数据锁定后，输入信号不能很好地被隔离，输入信号容易对锁存数据造成影响。

发明内容

有鉴于此，本申请实施例提供了一种锁存电路，以解决现有技术中输入信号不能被有效隔离的问题。

本申请实施例的第二方面提供了一种锁存电路，包括：

选通控制模块、数据锁存模块、滤波模块；

所述选通控制模块的输出端连接所述数据锁存模块的输入端；所述数据锁存模块的输出端连接所述滤波模块的待滤波数据输入端，且连接所述选通控制模块的输出端；

所述选通控制模块接收输入数据，并将所述输入数据输入所述数据锁存模块，当所述选通控制模块为关断状态时，所述锁存电路为锁存模式，所述数据锁存模块对所述输入数据进行锁存，并将锁存的输入数据作为待滤波数据输入所述滤波模块，所述滤波模块对所述待滤波数据进行滤波处理得到输出数据。

可选的，所述选通控制模块包括：

第一晶体管、第二晶体管、第三晶体管、第四晶体管；

所述第一晶体管的栅极与所述第四晶体管的栅极连接后作为所述选通控制模块的第一输入端，所述第一晶体管的源极连接电源，所述第一晶体管的漏极连接所述第二晶体管的源极；

所述第二晶体管的栅极为所述选通控制模块的第二输入端，所述第二晶体管的漏极连接所述第三晶体管的漏极；

所述第三晶体管的栅极为所述选通控制模块的第三输入端，所述第三晶体管的源极连接所述第四晶体管的漏极；

所述第四晶体管的源极接地；

当所述选通控制模块的第二输入端接收低电平，且所述选通控制模块的第三输入端接收高电平时，所述选通控制模块为选通状态，所述锁存电路为选通模式，所述选通控制模块将接收到的输入数据输入所述数据锁存模块；

当所述选通控制模块的第二输入端接收高电平，且所述选通控制模块的第三输入端接收低电平时，所述选通控制模块为关断状态，所述锁存电路为锁存模式，所述选通控制模块停止将接收到的输入数据输入所述数据锁存模块。

可选的，所述数据锁存模块包括：

第一反相器、第二反相器；

所述第一反相器的输入端为所述数据锁存模块的输入端，且连接所述选通控制模块的输出端，所述第一反相器的输出端连接所述第二反相器的输入端；

所述第二反相器的输出端为所述数据锁存模块的输出端，且连接所述第二反相器的输入端。

可选的，所述滤波模块包括：

第一触发器、第二触发器、逻辑门；

所述第一触发器的数据输入端连接所述第二触发器的数据输入端后作为所述滤波模块的待滤波数据输入端，所述第一触发器的时钟信号输入端为所述滤波电路的第一时钟信号输入端，所述第二触发器的时钟信号输入端为所述滤波电路的第二时钟信号输入端；

所述第一触发器的输出端连接所述逻辑门的第一输入端，所述第二触发器的输出端连接所述逻辑门的第二输入端；

所述逻辑门的输出端为所述滤波模块的输出端。

可选的，所述锁存电路还包括：

第一输入模块；

所述第一输入模块的第一输出端连接所述选通控制模块的第一输入端；

所述第一输入模块的第二输出端连接所述选通控制模块的第二输入端；

当所述第一输入模块接收到低电平信号时，所述第一输入模块的第一输出端输出高电平信号，所述第一输入模块的第二输出端输出低电平信号；

当所述第一输入模块接收到高电平信号时，所述第一输入模块的第一输出端输出低电平信号，所述第一输入模块的第二输出端输出高电平信号。

可选的，所述第一输入模块包括：

第三反相器、第四反相器；

所述第三反相器的输入端为所述第一输入模块的输入端，所述第三反相器的输出端为所述第一输入模块的第一输出端；

所述第四反相器的输入端连接所述第三反相器的输出端，所述第四反相器的输出端为所述第一输入模块的第二输出端。

可选的，所述锁存电路还包括：

第二输入模块；

所述第二输入模块的第一输出端连接所述滤波模块的第二输入端；

所述第二输入模块的第二输出端连接所述滤波模块的第三输入端；

当所述第二输入模块接收到低电平信号时，所述第二输入模块的第一输出端输出高电平信号，所述第二输入模块的第二输出端输出低电平信号；

当所述第二输入模块接收到高电平信号时，所述第二输入模块的第一输出端输出低电平信号，所述第二输入模块的第二输出端输出高电平信号。

可选的，所述第二输入模块包括：

第五反相器、第六反相器；

所述第五反相器的输入端为所述第二输入模块的输入端，所述第五反相器的输出端为所述第二输入模块的第一输出端；

所述第六反相器的输入端连接所述第五反相器的输出端，所述第六反相器的输出端为所述第二输入模块的第二输出端。

可选的，所述锁存电路还包括：

第七反相器；

所述第七反相器的输入端连接所述数据锁存模块的输出端，所述第七反相器的输出端连接所述滤波模块的第一输入端。

可选的，所述反相器包括：

第五晶体管、第六晶体管；

所述第五晶体管的栅极与所述第六晶体管的栅极为所述反相器的输入端，所述第五晶体管的漏极与所述第六晶体管的漏极为所述反相器的输出端；

所述第五晶体管的源极连接电源，所述第五晶体管的漏极连接所述第六晶体管的漏极；

所述第六晶体管的源极接地。

本申请实施例与现有技术相比存在的有益效果是：

本申请实施例中通过选通控制模块接收输入数据，当选通控制模块为关断状态时，锁存电路为锁存模式，选通控制模块停止将输入数据锁存模块，数据锁存模块将已接收到的输入数据进行锁存，使得在锁存电路处于锁存模式时，输入数据能够被有效隔离；通过在数据锁存模块后接入滤波模块，对输入数据进行滤波处理，可以有效滤除输入数据中的高脉冲毛刺。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的锁存电路的示意图；

图2是本申请另一实施例提供的锁存电路的示意图；

图3是本申请实施例提供的第一输入模块的示意图；

图4是本申请实施例提供的第二输入模块的示意图；

图5是本申请实施例提供的反相器的示意图；

图6是本申请实施例提供的滤除毛刺时序图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在此本申请说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本申请。如在本申请说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。

还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。

为了说明本申请所述的技术方案，下面通过具体实施例来进行说明。

图1是本申请实施例提供的锁存电路示意图，如图所示，所述锁存电路包括：

选通控制模块100、数据锁存模块200、滤波模块300；

所述选通控制模块100的输出端连接所述数据锁存模块200的输入端；所述数据锁存模块200的输出端连接所述滤波模块300的待滤波数据输入端，且连接所述选通控制模块100的输出端；

所述选通控制模块100接收输入数据，并将所述输入数据输入所述数据锁存模块200，当所述选通控制模块100为关断状态时，所述锁存电路为锁存模式，所述数据锁存模块200对所述输入数据进行锁存，并将锁存的输入数据作为待滤波数据输入所述滤波模块300，所述滤波模块300对所述待滤波数据进行滤波处理得到输出数据。

本申请实施例中通过选通控制模块接收输入数据，当选通控制模块为关断状态时，锁存电路为锁存模式，选通控制模块停止将输入数据锁存模块，数据锁存模块将已接收到的输入数据进行锁存，使得在锁存电路处于锁存模式时，输入数据能够被有效隔离。

图2是本申请另一实施例提供的锁存电路示意图，在图1所示实施例的基础上，可选的，所述选通控制模块100包括：

第一晶体管G1、第二晶体管G2、第三晶体管G3、第四晶体管G4。

所述第一晶体管G1的栅极与所述第四晶体管G4的栅极连接后作为所述选通控制模块100的第一输入端，所述第一晶体管G1的源极连接电源，所述第一晶体管G1的漏极连接所述第二晶体管G2的源极。

所述第二晶体管G2的栅极为所述选通控制模块100的第二输入端，所述第二晶体管G2的漏极连接所述第三晶体管G3的漏极。

所述第三晶体管G3的栅极为所述选通控制模块100的第三输入端，所述第三晶体管G3的源极连接所述第四晶体管G4的漏极。

所述第四晶体管G4的源极接地。

当所述选通控制模块100的第二输入端接收低电平，且所述选通控制模块100的第三输入端接收高电平时，所述选通控制模块100为选通状态，所述锁存电路为选通模式，所述选通控制模块100将接收到的输入数据输入所述数据锁存模块。

当所述选通控制模块100的第二输入端接收高电平，且所述选通控制模块100的第三输入端接收低电平时，所述选通控制模块100为关断状态，所述锁存电路为锁存模式，所述选通控制模块100停止将接收到的输入数据输入所述数据锁存模块。

在实际应用中，第一晶体管、第二晶体管可以是PMOS(positive channel MetalOxide Semiconductor，P沟道MOS)，第三晶体管、第四晶体管可以是NMOS(N Metal OxideSemiconductor，N沟道MOS)。选通控制电路中PMOS宽长比为4a，NMOS宽长比为4b；在选通状态下，选通控制电路等效为PMOS宽长比为2a，NMOS宽长比为2b的普通反相器。a和b的比值由选择工艺的PMOS和NMOS的载流子迁移率决定，a和b的比值关系为对应PMOS和NMOS的载流子迁移率倒数，以便使得反相器中PMOS管和NMOS管电流驱动能力相同。而普通反相器对应PMOS宽长比为a，NMOS宽长比为b，那么选通控制电路在选通状态等效出的反相器对应MOS管宽长比为普通反相器的2倍，即驱动能力为普通反相器的两倍。

可选的，所述数据锁存模块200包括：

第一反相器C1、第二反相器C2。

所述第一反相器C1的输入端为所述数据锁存模块200的输入端，且连接所述选通控制模块100的输出端，所述第一反相器C1的输出端连接所述第二反相器C2的输入端。

所述第二反相器C2的输出端为所述数据锁存模块200的输出端，且连接所述第一反相器C1的输入端。

可选的，所述滤波模块300包括：

第一触发器D1、第二触发器D2、逻辑门L。

所述第一触发器D1的数据输入端连接所述第二触发器D2的数据输入端后作为所述滤波模块300的待滤波数据输入端，所述第一触发器D1的时钟信号输入端为所述滤波电路300的第一时钟信号输入端，所述第二触发器D2的时钟信号输入端为所述滤波电路300的第二时钟信号输入端。

所述第一触发器D1的输出端连接所述逻辑门的第一输入端，所述第二触发器D2的输出端连接所述逻辑门L的第二输入端。

所述逻辑门L的输出端为所述滤波模块300的输出端。

示例性的，参见图6，第二输入模块分别向第一触发器和第二触发器输入时钟信号，使得第一触发器和第二触发器接收到的时钟信号的相位相差180度，并将第一触发器和第二触发器的输出信号做与运算，即可滤除高脉冲毛刺小于1/2时钟周期的毛刺，而大于1/2时钟周期的被视为有效信号。通过调整时钟频率可以设定需要滤除的毛刺宽度。

可选的，所述锁存电路还包括：

第七反相器C7。

所述第七反相器C7的输入端连接所述数据锁存模块200的输出端，所述第七反相器C7的输出端连接所述滤波模块300的第一输入端。

本申请实施例中通过选通控制模块接收输入数据，当选通控制模块为关断状态时，锁存电路为锁存模式，选通控制模块停止将输入数据锁存模块，数据锁存模块将已接收到的输入数据进行锁存，使得在锁存电路处于锁存模式时，输入数据能够被有效隔离；通过在数据锁存模块后接入滤波模块，对输入数据进行滤波处理，可以有效滤除输入数据中的高脉冲毛刺。

图3是本申请实施例提供的第一输入模块示意图，在图2所示实施例的基础上，可选的，所述锁存电路还包括：

第一输入模块400。

所述第一输入模块400的第一输出端连接所述选通控制模块100的第一输入端。

所述第一输入模块400的第二输出端连接所述选通控制模块100的第二输入端。

当所述第一输入模块400接收到低电平信号时，所述第一输入模块400的第一输出端输出高电平信号，所述第一输入模块400的第二输出端输出低电平信号。

当所述第一输入模块400接收到高电平信号时，所述第一输入模块400的第一输出端输出低电平信号，所述第一输入模块400的第二输出端输出高电平信号。

在实际应用中，当第一输入模块接收到高电平时，选通控制模块为关断状态，锁存电路为锁存模式；当第一输入模块接收到低电平时，选通控制模块等效为反相器。

可选的，所述第一输入模块400包括：

第三反相器C3、第四反相器C4。

所述第三反相器C3的输入端为所述第一输入模块400的输入端，所述第三反相器C3的输出端为所述第一输入模块400的第一输出端。

所述第四反相器C4的输入端连接所述第三反相器C3的输出端，所述第四反相器C4的输出端为所述第一输入模块400的第二输出端。

本申请实施例通过第一输入模块分别向选通控制模块的第二输入端、第三输入的输入高、低电平信号，以此来控制选通控制模块的关断、选通状态。

图4是本申请实施例提供的第二输入模块示意图，在图2所示实施例的基础上，可选的，所述锁存电路还包括：

第二输入模块500。

所述第二输入模块500的第一输出端连接所述滤波模块300的第二输入端。

所述第二输入模块500的第二输出端连接所述滤波模块300的第三输入端。

当所述第二输入模块500接收到低电平信号时，所述第二输入模块500的第一输出端输出高电平信号，所述第二输入模块500的第二输出端输出低电平信号。

当所述第二输入模块500接收到高电平信号时，所述第二输入模块500的第一输出端输出低电平信号，所述第二输入模块500的第二输出端输出高电平信号。

可选的，所述第二输入模块500包括：

第五反相器C5、第六反相器C6。

所述第五反相器C5的输入端为所述第二输入模块500的输入端，所述第五反相器C5的输出端为所述第二输入模块500的第一输出端。

所述第六反相器C6的输入端连接所述第五反相器C5的输出端，所述第六反相器C6的输出端为所述第二输入模块500的第二输出端。

本申请实施例通过第二输入模块分别向第一触发器和第二触发器输入电平信号，使得第一触发器和第二触发器接收到的电平信号的相位相差180度，以此实现对待过滤数据中高脉冲毛刺的滤除。

图5是本申请实施例提供的反相器示意图，如图所示，图2、图3、图4对应的实施例中，所述反相器包括：

第五晶体管G5、第六晶体管G6。

所述第五晶体管G5的栅极与所述第六晶体管G6的栅极为所述反相器的输入端，所述第五晶体管G5的漏极与所述第六晶体管G6的漏极为所述反相器的输出端。

所述第五晶体管G5的源极连接电源，所述第五晶体管G5的漏极连接所述第六晶体管G6的漏极。

所述第六晶体管G6的源极接地。

在实际应用中，第五晶体管可以是PMOS(positive channel Metal OxideSemiconductor，P沟道MOS管)，第六晶体管可以是NMOS(N Metal Oxide Semiconductor，N沟道MOS管)。

本申请实施例中，通过第五晶体管和第六晶体管组成的反相器能够将输入信号的相位反转180度。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

在本发明所提供的实施例中，应该理解到，所揭露的装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。