阅读说明：本技术 具有新型栅极电容拓扑结构的器件堆叠 (Device stack with novel gate capacitance topology ) 是由 雅罗斯瓦夫·亚当斯基 于 2018-04-02 设计创作，主要内容包括：描述了用于实际实现包括作为RF放大器工作的晶体管的堆叠的集成电路的系统、方法和设备。随着堆叠高度增加,用于提供在放大器的输出端处的RF电压在堆叠之上的期望分布的栅极电容器的电容值可以降低到接近该集成电路中存在的寄生/杂散电容值的值,这可能会使集成电路的实际实现变得困难。将堆叠中的一个晶体管的栅极处的RF栅极电压耦接至堆叠中的不同晶体管的栅极,可以允许不同晶体管的栅极电容器的电容值的增加,以根据期望分布在不同晶体管的栅极处获得RF电压。(Systems, methods, and devices are described for practical implementation of integrated circuits including stacks of transistors operating as RF amplifiers. As the stack height increases, the capacitance value of the gate capacitor used to provide the desired distribution of RF voltage at the output of the amplifier over the stack may decrease to a value close to the parasitic/stray capacitance value present in the integrated circuit, which may make practical implementation of the integrated circuit difficult. Coupling the RF gate voltage at the gate of one transistor in the stack to the gates of different transistors in the stack may allow for an increase in the capacitance value of the gate capacitors of the different transistors to obtain an RF voltage at the gates of the different transistors distributed as desired.)

具有新型栅极电容拓扑结构的器件堆叠

相关申请的交叉引用

本申请请求于2017年4月6日提交的美国专利申请第15/481,276号的优先权，其内容通过引用全部被并入本文。本申请与2007年7月24日公布的标题名称为“StackedTransistor Method and Apparatus”的美国专利第7,248,120号相关，其公开内容通过引用全部被并入本文。本申请还与2015年9月24日公布的标题名称为“Bias Control forStacked Transistor Configuration”的公开的美国申请第2015/0270806A1号相关，其全部公开内容通过引用被并入本文。本申请还与2014年7月3日公布的标题名称为“AmplifierDynamic Bias Adjustment for Envelope Tracking”的公开的美国申请第US2014/0184336 A1号相关，其公开内容通过引用全部被并入本文。本申请还与2015年12月22日公布的标题名称为“Optimization Methods for Amplifier with Variable Supply Power”的美国专利第9,219,445号有关，其公开内容通过引用全部被并入本文。本申请还可以与2013年7月16日公布的标题名称为“Stacked Linear Power Amplifier with CapacitorFeedback and Resistor Isolation”的美国专利第8,487,706B2号有关，其公开内容通过引用全部被并入本文。本申请还可以与标题名称为“Amplifiers Operating in EnvelopeTracking Mode or Non-Envelope Tracking Mode”(代理案卷号PER-087-PAP)的公开的美国申请第2014/0184335A1号有关，其公开内容通过引用全部被并入本文。本申请还可以与标题名称为“Control Systems and Methods for Power Amplifiers Operating inEnvelope Tracking Mode”(代理案卷号PER-090-PAP)的公开的美国申请第2014/0184337A1号相关，其公开内容通过引用全部被并入本文。

技术领域

本申请总体上涉及电子电路，并且更具体地涉及使用以共源共栅结构工作的多个堆叠的晶体管的放大器及其单片集成。

背景技术

上面引用的美国专利第7,248,120号讨论了使用堆叠的晶体管(例如，FET晶体管)的集成放大器电路，集成放大器电路可以用于控制基本上超过堆叠的各个晶体管的电压耐受能力的信号。因此，当在其电压耐受能力内操作堆叠的各个晶体管时，晶体管的堆叠可以根据更高的供应电压操作，以提供更高的输出功率。可以根据供应电压、晶体管的电压耐受能力和供应电压在堆叠的晶体管之上的期望分布(例如，诸如相等分布)来选择堆叠的晶体管的数量。堆叠的晶体管的偏置可以提供供应电压在堆叠的晶体管之上的期望分布。由于堆叠响应于输入RF信号而产生的输出RF信号可能具有基本上大于给堆叠的(DC)供应电压的(AC)电压，上面引用的美国专利第7,248,120号在堆叠的共源共栅晶体管的栅极处使用(旁路)栅极电容器，以使得共源共栅晶体管的栅极能够以RF信号“浮置”，并且因此为了晶体管的安全操作，保持输出RF信号的电压在堆叠的晶体管之间的分布。如美国专利第7,248,120号描述的，所述栅极电容器的电容值与相应晶体管在堆叠中的位置成反比；随着晶体管更靠近堆叠的输出端，堆叠的晶体管的栅极电容器具有减小的电容值。随着堆叠中的晶体管的数量增加，与更靠近堆叠的输出端的晶体管相关联的栅极电容器的电容值能够降低至以下值，这些值可能接近与放大器电路的物理布局中的杂散/寄生电容对应的值，从而致使这样的电路的实际实现具有挑战。期望提供在可作为放大器操作的集成电路中允许实际实现大堆叠高度的替代堆叠拓扑结构。

发明内容

根据本公开内容的第一方面，提出了单片集成电路装置，该单片集成装置包括：以共源共栅结构布置的多个晶体管的堆叠，其输入晶体管和包括输出晶体管的N个共源共栅晶体管，N是等于或者大于2的整数，该堆叠被配置成在输出晶体管的漏极处提供的供应电压和输入晶体管的源极处提供的参考电压之间操作；N个栅极电容器，N个栅极电容器的每个栅极电容器在所述每个栅极电容器的第一端子处连接至N个共源共栅晶体管中的相应晶体管的栅极，其中，N个栅极电容器中的至少一个栅极电容器在所述至少一个栅极电容器的第二端子处连接至N个栅极电容器中的耦接栅极电容器的第一端子，并且N个栅极电容器中的其余栅极电容器在所述其余栅极电容器中的每个栅极电容器的第二端子处连接至参考电压。

根据本公开内容的第二方面，提出了一种单片集成电路装置，其包括：以共源共栅结构布置的N个晶体管的堆叠，其包括输入晶体管M₁和包括输出晶体管M_N的N-1个共源共栅晶体管M₂、M₃、…、M_N，N是等于或大于2的整数，该堆叠被配置成在输出晶体管M_N的漏极处提供的供应电压和输入晶体管M1的源极处提供的参考电压之间操作；N-1个栅极电容器C₂、C₃、…、C_N-1，N-1个栅极电容器中的每个栅极电容器C_i在所述每个栅极电容器C_i的第一端子处连接至N-1个共源共栅晶体管中的相应晶体管Mi的栅极，其中，N-1个栅极电容器中的与晶体管M_k相关联的至少一个栅极电容器C_k在所述至少一个栅极电容器C_k的第二端子处连接至N-1个栅极电容器中的与和晶体管M_k相邻的晶体管M_k-1相关联的耦接栅极电容器C_k-1的第一端子，并且N-1个栅极电容器中的其余栅极电容器C₂、C₃、…、C_k-2、C_k-1、C_k+1、…、C_N在其余栅极电容器中的每个栅极电容器的第二端子处连接至参考电压。

根据本公开内容的第三方面，提出一种单片集成电路装置，其包括：以共源共栅结构布置的多个晶体管的堆叠，其包括输入晶体管和多个共源共栅晶体管；连接在堆叠的多个共源共栅晶体管中的第一共源共栅晶体管的栅极与参考电压之间的第一栅极电容器，第一栅极电容器被配置成借助于所述第一共源共栅晶体管的源极处的RF电压的耦接在第一共源共栅晶体管的栅极处提供第一RF电压；以及连接在堆叠的多个共源共栅晶体管中的第二共源共栅晶体管的栅极与所述第一共源共栅晶体管的栅极之间的第二栅极电容器，第二栅极电容器被配置成将第一RF电压耦接至第二共源共栅晶体管的栅极，并且还将第二共源共栅晶体管的源极处的RF电压耦接至第二共源共栅晶体管的栅极，以在第二共源共栅晶体管的栅极处提供第二RF电压，其中，第一RF电压和第二RF电压基于堆叠的输出端处的RF电压在堆叠的多个晶体管之上的期望分布。

根据本公开内容的第四方面，提供了一种用于实现单片集成电路的方法，所述单片集成电路包括以共源共栅结构布置的多个晶体管的堆叠，该方法包括：将第一栅极电容器连接在堆叠的第一共源共栅晶体管的栅极和参考电压之间；基于该连接，将第一共源共栅晶体管的源极处的RF电压耦接至第一共源共栅晶体管的栅极，从而在第一共源共栅晶体管的栅极处获得第一RF电压；将第二栅极电容器连接在堆叠的第二共源共栅晶体管的栅极与第一共源共栅晶体管的栅极之间；基于第二栅极电容器的连接，将第一RF电压耦接至第二共源共栅晶体管的栅极；基于第二栅极电容器的连接，进一步将第二共源共栅晶体管的源极处的RF电压耦接至第二共源共栅晶体管的栅极；以及基于该进一步耦接，在第二共源共栅晶体管的栅极处获得第二RF电压。

在下面的附图和描述中阐述本发明的一个或更多个实施方式的细节。根据说明书和附图以及权利要求，本发明的其他特征、目的和优点将变得明显。

附图说明

并入说明书并且构成说明书的一部分的附图示出了本公开内容的一个或更多个实施方式，并且与示例实施方式的描述一起用于说明本公开内容的原理和实现方式。

图1示出了现有技术的使用晶体管堆叠的射频(RF)放大器(100)的简化的示意性表示，晶体管堆叠包括多个串联连接的晶体管(M1、…、M6)，包括输入晶体管(M1)、输出晶体管M6，和共源共栅晶体管(M2、…、M6)。给共源共栅晶体管的偏置电压(Vg2 bias、…、Vg6bias)提供供应电压Vbatt在堆叠的晶体管上的期望分布，同时耦接至共源共栅晶体管(M2、…、M6)的栅极的栅极电容器(C2、…、C6)保持在输出晶体管M6的漏极处的RF电压在堆叠的晶体管之间的期望分布。

图2示出了根据本公开内容的实施方式的基于图1的现有技术的RF放大器(100)的RF放大器(200)的简化的示意性表示，其中，六个晶体管的堆叠中的两个相邻晶体管的栅极电容器被耦接，以允许栅极电容器的更高的电容值，同时保持输出晶体管M6的漏极处的RF电压在堆叠的晶体管之间的期望的分布。在图2中描述的示例性实施方式中，输出晶体管M6的栅极电容器C6耦接至晶体管M5的栅极电容器C5。

图3示出了根据本公开内容的实施方式的基于图2的实施方式的RF放大器(300)的简化的示意性表示，其中，包括n个晶体管的晶体管堆叠中的相邻晶体管的栅极电容器被耦接，以允许栅极电容器的更高电容值，同时保持输出晶体管Mn的漏极处的RF电压在堆叠的n个晶体管之上的期望分布。在图3中描述的示例性实施方式中，输出晶体管Mn的栅极电容器Cn耦接至晶体管M(n-1)的栅极电容器C(n-1)，继而耦接至晶体管M(n-2)的栅极电容器C(n-2)。

图4A示出了图1描述的RF放大器(100)的示例性实现(400A)的简化的示意性表示，RF放大器(100)被扩展至n个堆叠的晶体管(M1、M2、…、Mn)而非六个。如在图4A中可以看到的，RF放大器(100)能够包括多个(k个)以并联结构耦接的单位单元(401、402、…、40k)，每个单位单元包括尺寸缩小缩小的晶体管堆叠，尺寸缩小缩小的晶体管堆叠包括尺寸缩小的晶体管(例如，单位单元401的晶体管M11、M21、…、Mn1)。尺寸缩小的晶体管堆叠可以被认为是晶体管堆叠(M1、M2、…、Mn)的尺寸缩小的复制品。尺寸缩小的晶体管每个可以被认为是晶体管单位元件；堆叠的每个晶体管(M1、M2、...、Mn)由k个并联的晶体管单元表示(例如，M1＝Mn1//Mn2//...//Mnk)。至堆叠的晶体管(M1、M2、...、Mn)的栅极的栅极电容器(C2、C3、…、Cn)被分布在单位单元(401、402、…、40k)之间。例如，至输出晶体管Mn的栅极的栅极电容器Cn分布在电容器(Cn1、Cn2、…、Cnk)之中，电容器(Cn1、Cn2、…、Cnk)分别耦接至输出晶体管Mn的晶体管单位元件(Mn1、Mn2、…、Mnk)，其中Cn＝Cn1//Cn2//...//Cnk。

图4B示出了图2描述的RF放大器(200)的示例性实现(400B)的简化的示意性表示，RF放大器(200)被扩展到n个堆叠的晶体管(M1、M2、…、Mn)而非六个。该表示与图4B描述的关于现有技术的RF放大器(100)的表示相似。如在图4B中可以看到的，栅极电容器Cn和C(n-1)借助于它们的分布电容器(Cn1、Cn2、…、Cnk)和(C(n-1)1、C(n-1)2、…、C(n-1)k)彼此耦接，其中，分布电容器对(Cn1，C(n-1)1)、(Cn2，C(n-1)2)、...、(Cnk，C(n-1)k)被耦接。

图5A示出了根据本公开内容的实施方式的基于图1的现有技术的RF放大器(100)的RF放大器(400A)的简化的示意性表示，其中，六个晶体管的堆叠中的三个相邻晶体管的栅极电容器被耦接，以允许栅极电容器的更高的电容值，同时保持输出晶体管M6的漏极处的RF电压在堆叠的晶体管之间的期望分布。在图5A中描述的示例性实施方式中，输出晶体管M6的栅极电容器C6耦接至晶体管M5的栅极电容器C5，继而耦接至晶体管M4的栅极电容器C4。

图5B示出了根据本公开内容的实施方式的基于图1的现有技术的RF放大器(100)的RF放大器(500B)的简化的示意性表示，其中，六个晶体管的堆叠中的五个相邻晶体管的栅极电容器被耦接，以允许栅极电容器的更高的电容值，同时保持输出晶体管M6的漏极处的RF电压在堆叠的晶体管上的期望分布。在图5B中描述的示例性实施方式中，输出晶体管M6的栅极电容器C6耦接至晶体管M5的栅极电容器C5，继而耦接至晶体管M4的栅极电容器C4，继而耦接至晶体管M3的栅极电容器C3，继而耦接至晶体管M2的栅极电容器C2。

图5C示出根据本公开内容的实施方式的基于图3的实施方式的RF放大器(500C)的简化的示意性表示，其中，包括n个晶体管的晶体管堆叠中的相邻晶体管的栅极电容器被耦接，以允许栅极电容器的更高的电容值，同时保持输出晶体管Mn的漏极处的RF电压在堆叠的n个晶体管之上的期望分布。在图5C描述的示例性实施方式中，输出晶体管Mn的栅极电容器Cn耦接至晶体管M(n-1)的栅极电容器C(n-1)，继而耦接至晶体管M(n-2)的栅极电容器C(n-2)。另外，晶体管M3的栅极电容器C3耦接至晶体管M2的栅极电容器C2。

图6A、6B、6C和6D示出了表示图1的现有技术RF放大器(100)和根据图2的本公开内容的RF放大器(200)的模拟性能的曲线图。这样的模拟性能基于输出晶体管M6的漏极处的RF电压在堆叠的晶体管之上的分布(图6A针对RF放大器100而图6B针对RF放大器200)以及RF放大器的相对于到放大器的输入功率(dBm)的输出功率(dBm)响应和功率附加效率(PAE)(图6C针对RF放大器100而图6D针对RF放大器200)。

图7示出了根据本公开内容的实施方式的基于图3的实施方式的RF放大器(700)的简化的示意性表示，其中，包括n个晶体管的晶体管堆叠中的非相邻晶体管的栅极电容器被耦接，以允许栅极电容器的更高的电容值，同时保持输出晶体管Mn的漏极处的RF电压在堆叠的n个晶体管之上的期望分布。在图7描述的示例性实施方式中，输出晶体管Mn的栅极电容器Cn耦接至晶体管M(n-2)的栅极电容器C(n-2)。

图8示出了根据本公开内容的实施方式的基于图7的实施方式的RF放大器(800)的简化的示意性表示，其中，包括n个晶体管的晶体管堆叠中的非相邻晶体管的栅极电容器被耦接，以允许栅极电容器的更高的电容值，同时保持输出晶体管Mn的漏极处的RF电压在堆叠的n个晶体管之上的期望分布。在图8描述的示例性实施方式中，输出晶体管Mn的栅极电容器Cn耦接至晶体管M(n-2)的栅极电容器C(n-2)，并且输出晶体管M(n-1)的栅极电容器C(n-1)耦接至晶体管M3的栅极电容器C3。

图9示出了根据本公开内容的实施方式的基于图3的实施方式的RF放大器(900)的简化的示意性表示，其中，包括n个晶体管的晶体管堆叠中的晶体管的栅极电容器被耦接，以允许栅极电容器的更高的电容值，同时保持输出晶体管Mn的漏极处的RF电压在堆叠的n个晶体管之上的期望分布。在图9描述的示例性实施方式中，输出晶体管Mn的栅极电容器Cn耦接至晶体管M(n-1)的栅极电容器C(n-1)，继而耦接至晶体管M(n-2)的栅极电容器C(n-2)。耦接至晶体管M(n-1)的栅极的附加栅极电容器C’(n-1)可以用于进一步调整晶体管M(n-1)的栅极处的栅极电容，以便在栅极处提供期望的有效电压。

图10是示出了根据本公开内容的实施方式的实现单片集成电路的方法的各个步骤的流程图(1000)，该单片集成电路包括以共源共栅结构布置的多个晶体管的堆叠。

各个图中的相同的附图标记和名称表示相同的元件。

具体实施方式

图1示出了现有技术射频(RF)放大器(100)的简化的示意性表示，RF放大器(100)使用以共源共栅结构布置的晶体管堆叠，晶体管堆叠包括多个串联连接的晶体管(M1、…、M6)，其包括输入晶体管(M1)、输出晶体管M6和共源共栅晶体管(M2、…、M6)。给堆叠的电力经由供应电压Vbatt来提供，供应电压Vbatt通过电感器L10耦接至输出晶体管M6，并且参照参考电位Gnd，参考电位Gnd被耦接至输入晶体管M1的源极。通过阻隔直流的电容器C1被提供至输入晶体管M1的输入信号RFin通过堆叠被放大，并且被提供至输出晶体管M6的漏极，并且通过阻隔直流的电容器C20被提供至负载RL。基于输入晶体管的偏置，包括提供至输入晶体管M1的栅极节点Vgl的栅极偏置电压Vglbias，晶体管堆叠(M1、M2、…、M6)的增益可以由输入晶体管M1的跨导提供。特别地，栅极节点Vg1处的电压通过堆叠设置期望的(DC)偏置电流。

进一步参照图1，对于给定的半导体技术，供应电压Vbatt越大，堆叠中需要的支持供应电压Vbatt的晶体管的数量越大，半导体技术建立晶体管的电压耐受能力(如，相对于击穿电压)。共源共栅晶体管(M2、…、M6)通过被提供至共源共栅晶体管的栅极节点Vg2、…、Vg6的偏置电压Vg2bias、…、Vg6bias被偏置。偏置电压Vg2bias、…、Vg6bias被适配成在不具有到输入晶体管M1的输入RF信号RFin的情况下提供输出晶体管M6的漏极节点Vd6处的(DC)电压在堆叠的晶体管之上的期望分布。换句话说，这样的偏置电压Vg2bias、…、Vg6bias被适配成在堆叠的晶体管(M1、M2、…、M6)之间分配由供应电压Vbatt提供的电压。虽然在多数情况下期望分布可以是相等分布，但是基于设计和性能目标的其他不相等(例如，不对称)分布也是可行的。可以在例如上面引用的美国专利第7,248,120号和公布的美国申请第2015/0270806A1号找到关于包括输入晶体管M1和共源共栅晶体管(M2、…、M6)的堆叠的偏置的更多信息，其全部公开内容通过引用被并入本文。如本文使用的，耐受电压可以指代基于晶体管的期望性能和晶体管的击穿电压在晶体管的任意两个端子(例如，源极、漏极、栅极)之间的期望电压的最大值。本领域的技术人员应该理解的是，虽然晶体管可以接近击穿电压操作，但是晶体管的操作越接近击穿电压，晶体管在统计上越容易损坏(如，更短的预期寿命)。因此，耐受电压可以被定义为小于晶体管的击穿电压的电压，该电压可以提供晶体管的期望的预期寿命和/或性能。

继续参照图1，当输入RF信号RFin被施加至输入晶体管M1的栅极时，相应的RF电压(即AC电压)分量出现在漏极节点Vd1、Vd2、...、Vd6处，其中在较高节点处幅值增加。在漏极节点Vd1、Vd2、…、Vd6处的这样的RF电压能够通过栅源电容Cgs2、Cgs3、…、Cgs6耦接至栅极节点Vg2、Vg3、…、Vg6，栅源电容的值是半导体技术和堆叠的相应晶体管的尺寸的函数。应该注意的是，晶体管(M1、M2、…、M6)可以不必是相同的半导体技术和相同的尺寸，因为这些参数可以根据RF放大器(100)的期望的设计目标和性能变化。电阻器(R1、R2、…、R6)用于将产生偏置电压Vglbias、Vg2bias、…、Vg6bias的偏置电路与存在于栅极节点Vg1、Vg2、…、Vg6处的RF电压隔离。还应该注意的是，共源共栅晶体管(M2、…M6)可能具有不可忽略的栅漏电容。这种栅漏电容可能经历米勒乘法，米勒乘法能够有效地使这样的电容更大。然而，Cgs电容和从共源共栅晶体管的栅极至地的任何电容将看进共源共栅晶体管的阻抗以及源极节点处的电压设置成第一量级。实际上，可能需要进行小的调整以补偿Cgd影响，以便在栅极节点处获得期望电压。

由于至图1的RF放大器(100)的输入RF信号RFin通过堆叠被放大，故相应的放大的RF信号出现在漏极节点Vd6，漏极节点Vd6的具有AC和DC分量的RF电压幅值可以是供应电压Vbatt的两倍大。栅极电容器C2、…、C6允许栅极节点Vg2、...、Vg6处的电压浮动，也就是，为了堆叠更高效地操作，让这些电压随着相应漏极节点Vd2、…、Vd6处的RF信号变化，从而允许控制堆叠的晶体管之间的电压降并且防止堆叠的任何晶体管上的过大压力(如，超过耐受电压的电压)。特别地，并且如上面引用的美国专利第7,248,120号所描述的，其通过引用将其全部并入本文，栅极电容器C2、…、C6的电容值被配置成：通过经由相应的栅源电容Cgs2、…、Cgc6控制栅极节点Vg2、…、Vg6处的耦接的RF电压的幅值，保持漏极节点Vd6处的RF电压在堆叠的晶体管M1、M2、…、M6之上的期望分布，诸如例如在晶体管M1、M2、…、M6之间的相等或者基本上相等的电压分布(分压)。

为了提供漏极节点Vd6处的RF电压在图1的RF放大器(100)的堆叠之上的期望的电压分布(例如，相等的电压分布)，栅极电容器C2、…、C6的电容值逐步地变小(例如，与相应晶体管在堆叠中的位置成反比)，并且可以在堆叠顶部变得足够小，使得其值可以与堆叠的相应电路布局的寄生/杂散电容相当。逐步变小的栅极电容器可以在晶体管M2、…、M6的栅极节点Vg2、...、Vg6处提供逐步增大的电压摆动，以与晶体管M1、…、M6的漏极节点Vd1、…、Vd6处的逐步增大的电压摆动一致作用，以确保期望的电压分布(如，晶体管M1、…、M6之间的相等的分压)。例如，漏极节点Vd5处的RF电压驱动串联连接的电容器C6和Cgs6。为了增加栅极节点Vg6处的RF电压摆动，栅极电容器C6的电容值可以相对于电容器Cgs6的电容值变小。

在其中图1的RF放大器(100)的总尺寸为20mm，其中晶体管M1、…、M6各自具有0.11μm的栅极长度的示例性情况下，对于晶体管M1、…、M6之上的相等的电压分布，C6的电容值可以是1.5pF的量级。该低电容值与RF放大器电路的布局的寄生/杂散电容相当。本领域的技术人员将了解的是，RF放大器(100)的总尺寸可以与如图4A和4B稍后描述的晶体管堆叠M1、...、M6的单位单元(401、402、…、40k)的数量k有关。根据本公开内容的一个示例性实施方式，用于给定的期望分布的栅极电容器C2、...、C6的电容值可以通过具备优化能力的电路仿真软件工具的帮助来设置。在RF放大器电路的正常操作期间，可以设置仿真目标以实现期望的电压分布，例如，相等的分压。虽然可以针对给定的电压分布预先计算这样的栅极电容器的电容值，但是当考虑到这样的提取的寄生/杂散电容时，可能仍然需要使用提取的寄生/杂散电容的仿真以及对栅极电容器的电容值的重新优化。

由于图1中描述的堆叠的上部晶体管(例如，M5，M6)的栅极电容器的电容值接近寄生/杂散电容，针对期望的电压分布的堆叠的设计可能变得更困难和更不可预测，并且在一些情况下，由于寄生/杂散电容可能具有大于栅极电容的值，上述设计和预测甚至不可行。根据本教导的各种堆叠拓扑结构(例如，图2和之前、之后描述的)，与图1的现有技术的结构相比，针对给定的期望电压分布和给定的半导体技术以及堆叠的晶体管尺寸允许更大的栅极电容值。这反过来允许实现用于RF放大器的更大的输出功率的更大的堆叠高度，或者针对RF放大器的给定输出功率使用更大数量的更小尺寸的晶体管器件(例如，具有更小的耐受电压)。

图2示出了根据本公开内容的实施方式的基于图1的现有技术RF放大器(100)的RF放大器(200)的简化的示意性表示，其中，当与图1中描述的结构相比时，输出晶体管M6的漏极Vd6处的RF电压在堆叠的晶体管M1、M2、…、M6之上的期望分布可以使用更大的电容值的栅极电容器C2、C3、…、C6来提供。类似于图1描述的结构，图2描述的堆叠结构可以用于任何相等或者不相等的期望的电压分布，并且根据相同或者不同的半导体技术和/或尺寸使用晶体管。

继续参照图2描述的根据本公开内容的RF放大器(200)，为了提供堆叠之上的期望的电压分布，晶体管M2、…、M6的栅极节点Vg2、...、Vg6处的电压摆动可以逐步变大，以与晶体管M1、…、M6的漏极节点Vd1、…、Vd6处的逐步变大的电压摆动一致作用。可以通过栅极电容器的电容与相应栅源电容器的电容的比率(例如，与Cgsn/Cg成比例)提供堆叠的晶体管的栅极节点处的电压摆动的控制。

如图2中可以看到的，堆叠的下部晶体管(M2、M3、M4)的栅极节点(Vg2、Vg3、Vg4)处的电压摆动通过相应的电容对(C2，Cgs2)，(C3，Cgs3)，(C4，Cgs4)的比率来提供，电容对(C2，Cgs2)，(C3，Cgs3)，(C4，Cgs4)确定漏极电压(Vd1，Vd2，Vd3)与栅极节点(Vg2，Vg3，Vg4)的耦接水平。然而，如在图2中可以看到的，通过将栅极节点Vg5处提供的电压摆动添加至栅极节点Vg6，上部栅极节点Vg6处的电压摆动变大，因此，对于栅极节点Vg6处的给定的期望的电压摆动，降低了所需的漏极电压Vd5至栅极节点Vg6的耦接水平。换句话说，通过将栅极节点Vg5处的电压添加至栅极节点Vg6，可以在栅极节点Vg6处使用更大的栅极电容器C6来提供期望的电压摆动。类似地，经由两个栅极电容器(C5，C6)的两个栅极节点(Vg5，Vg6)的耦接也在栅极节点Vg5处增加了电压摆动，并且因此对于栅极节点Vg5处给定的期望的电压摆动，可以使用更大的栅极电容器C5。如本文中使用的，栅极电容器C5可以被称为“耦接栅极电容器”，该栅极电容器C5连接至栅极节点Vg5并且经由其与栅极电容器C6的连接而耦接至栅极节点Vg6。

对于堆叠的上部晶体管(M5，M6)，图2中描述的根据本公开内容的栅极电容器拓扑结构可以允许在提供输出晶体管(例如M6)的漏极节点处的RF电压在堆叠的晶体管(M1、M2、…、M6)之上的期望分布的同时使用更大的栅极电容器(C5，C6)，该堆叠具有基本上大于相应的电路布局的寄生/杂散电容的电容值。根据本公开内容的教导，因此可以允许实现更高的堆叠高度，其中，如图3所描述，堆叠高度n可以是任意大于2的整数值，诸如，3、4、5、6、7、8、9等。随着堆叠高度n增加，可能需要将本教导应用于堆叠的不止两个的上部晶体管。根据图2的RF放大器(200)的示例性实施方式，其中n＝6，对于漏极节点Vd6处的RF电压的相等分布，可以设置栅极电容器(C2、C3、C4、C5、C6)的栅极电容值(30.0pF、7.51pF、4.08pF、5.37pF、8.25pF)，而不是针对图1描述的现有技术结构设置的栅极电容值(30.1pF、7.99pF、3.93pF、2.62pF、1.93pF)。当与图1的现有技术结构相比较时，本领域的技术人员将会理解图2中描述的根据本公开内容的结构中的上部栅极电容器(C5、C6)的基本上更大的电容值。

图3示出了根据本公开内容的实施方式的基于图2的RF放大器(200)的RF放大器(300)的简化的示意性表示，其中，以共源共栅堆叠结构使用多个(n个)晶体管(M1、M2、...、Mn)。当与基于图1中描述的结构的结构相比时，堆叠的晶体管M1、M2、…、Mn中的输出晶体管Mn的漏极Vdn处的RF电压的期望的分布可以由更大的电容值的栅极电容器C2、C3、…、Cn来提供。图3中描述的堆叠结构可以被用于任意相等或不相等的期望的电压分布，并且根据相同或者不同的半导体技术和/或尺寸使用晶体管。

如图3中可以看到的，对于输出晶体管Mn的漏极节点Vdn处的RF电压在堆叠的晶体管(M1、M2、…、Mn)之上的给定的期望分布，通过耦接堆叠(M1、M2、...、Mn)的上部晶体管(M(n-2)、M(n-1)、Mn)的栅极电容器(C(n-2)、C(n-1)、Cn)，栅极节点(Vg(n-2)、Vg(n-1)、Vgn)中的任一节点处的相应增加的电压摆动能够允许所述栅极电容器的更大的栅极电容值，如关于图2的电容器(C5、C6)所描述的。如图4A和4B描述的，在共源共栅堆叠包括多个(k个)单位单元的情况下，这样的较大的电容值(C1、C2、…、Cn)可以被分布在多个单位单元(401、402、…、40k)之上，同时将耦接至多个单位单元中的每一个的栅极的电容值(如，Cn1、Cn2、…、Cnk)保持成比与单位单元的电路布局对应的寄生/杂散电容的值更大的值。

图4A是示出了图1描述的RF放大器(100)的示例性实现(400A)的简化的示意性表示，RF放大器(100)被扩展到n个堆叠的晶体管(M1、M2、…、Mn)，其中，n可以是大于2的任意整数。如图4A中可以看到的，RF放大器(100)可以包括多个(k个)以并联结构耦接的单位单元(401、402、…、40k)，每个单位单元(例如，401)包括尺寸缩小的晶体管堆叠，尺寸缩小的晶体管堆叠包括尺寸缩小的晶体管(例如，单位单元401的晶体管M11、M21、…、Mn1)的。尺寸缩小的晶体管每个可以被认为是晶体管单位元件；堆叠的各个晶体管(M1、M2、…、Mn)由k个并联晶体管单元(如，M1＝Mn1//Mn2//...//Mnk)表示。尽管在图4A中未示出，本领域的技术人员容易理解的是，每个晶体管单位元件(例如，晶体管Mn的Mn1、Mn2、…、Mnk)可以固有地包括栅源电容，所述栅源电容是每个晶体管单位元件的相应半导体技术的函数，其中，这些栅源电容的总和(即，并联的等同物)构成图3中描述的晶体管M1的栅源电容Cgsn。耦接至堆叠的晶体管(M1、M2、…、Mn)的栅极的栅极电容器(C2、C3、…、Cn)分布在单位单元(401、402、…、40k)之上。例如，耦接至输出晶体管Mn的栅极的栅极电容器Cn被分布在电容器(Cn1、Cn2、…、Cnk)之上，电容器(Cn1、Cn2、…、Cnk)分别耦接至输出晶体管Mn的晶体管单位单元(Mn1、Mn2、…、Mnk)，其中，Cn＝Cn1//Cn2//...//Cnk。

进一步参照图4A，本领域的技术人员容易理解的是，栅极电容器(C2、C3、…、Cn)在单位单元(401、402、…、40k)之上的分布可以通过减小栅极电容器和多个单位单元中的相关联的晶体管的栅极之间的迹线长度来减少由于寄生/杂散电容对这样的栅极电容器的电容值的影响。然而，如上所述，随着堆叠高度增加(n的更大值)，对于给定的期望分布，堆叠的上部晶体管(例如，Mn、M(n-1)、...)的栅极电容值可以减小，并且因此通过将栅极电容器分布在多个单位单元之上的需要，这种减小的效果可以被进一步放大。根据本公开内容的实施方式，由此得出，堆叠(M1、M2、…、Mn)的上部晶体管(Mn、M(n-1)、...)的栅极电容器(Cn、C(n-1)、...)的电容值可以通过以与上述关于图2的栅极电容器(C5，C6)的方式相类似的方式经由栅极电容器的耦接来耦接堆叠中的相邻晶体管的栅极电压而被增大。通过增大这种栅极电容器的电容值，相应分布的栅极电容值可以具有大于上述寄生/杂散电容的值。例如，如图4B所示，经由相应分布电容器的耦接，栅极电容器(C(n-1)，Cn)的耦接在栅极节点(Vg(n-1)，Vgn)处提供额外的电压摆动，并且因此允许耦接至这样的栅极节点的更大的总电容值，其中，总电容值经由与栅极电容器Cn相关联的分布电容(Cn1、Cn2、…、Cnk)和与栅极电容器C(n-1)相关联的分布电容(C(n-1)1、C(n-1)2、…、C(n-1)k)提供。应该注意的是，尽管，在根据图4B描述的本公开内容的示例性实施方式中，形成晶体管M(n-1)的k个单位元件M(n-1)(j＝1至k)中的每个单位元件M(n-1)j的栅极电容器C(n-1)j被示出为耦接至形成晶体管Mn的每个单位元件Mnj的相应栅极电容器，但是仅有一些而不是所有这样的电容器耦接在晶体管M(n-1)和Mn的相应单位元件之间的其他示例性实施方式也是可行的。

根据本公开内容的栅极电容器拓扑结构允许增加高度的共源共栅堆叠的实际实现。尽管堆叠的上部晶体管可以从本教导中受益最多，因为随着堆叠的晶体管的更高(更靠近输出晶体管)的位置，栅极电容值逐步减小，应当注意的是，如根据图5A、5B和图5C的本公开内容在示例性结构中所描述的，本教导可以同样应用于堆叠的其他共源共栅晶体管。图5A中描述的示例性栅极拓扑结构耦接堆叠的上部三个晶体管(M4、M5、M6)的栅极电容器(C4、C5、C6)，以针对所述栅极电容器的栅极电容值的增大在栅极节点(Vg4、Vg5、Vg6)处提供附加的电压摆动。类似地，图5B中描述的示例性栅极拓扑结构耦接堆叠的所有的共源共栅晶体管(M2、M3、M4、M5、M6)的栅极电容器(C2、C3、C4、C5、C6)，以针对所述栅极电容器的栅极电容值的增大在栅极节点(Vg2、Vg3、Vg4、Vg5、Vg6)处提供附加的电压摆动。最后，图5C中描绘的示例性栅极拓扑结构耦接堆叠的上部三个晶体管(Mn、M(n-1)、M(n-2))的栅极电容器(Cn、C(n-1)、C(n-2))和底部两个(共源共栅)晶体管(M2、M3)的栅极电容器(C2、C3)，以针对所述栅极电容器的栅极电容值的增大在栅极节点(Vgn、Vg(n-1)、Vg(n-2))和(Vg2、Vg3)处提供附加的电压摆动。如图5A，5B和5C描述的这种不同的结构，可以在堆叠的晶体管之间可能需要不相等的RF电压分布的情况下处理实际的实现问题，例如，当堆叠的晶体管具有不同的耐受电压和/或针对不同的性能设计时。

进一步参照图5C中描述的结构，得到多个连接的栅极电容器的相应的集成电路的实际实现可以考虑堆叠的高度n、堆叠的每个晶体管的栅极长度(其限定相应的栅源电容)和集成电路的布局中预期的寄生/杂散电容的量。进一步的考虑可以基于堆叠的顶部(输出晶体管)处的RF电压在堆叠的晶体管之上的期望的分布。例如，对于高度n＝6，具有10.8mm的晶体管器件尺寸和130nm半导体工艺的堆叠，可能需要根据如图2描述的本公开内容的拓扑结构来连接堆叠的上部晶体管M6的至少一个栅极电容器C6，以增大超过预期的电路布局的寄生/杂散电容的电容值。在示例性情况下，这可以导致C6的电容值等于8.25pF而不是图1的现有技术结构的值1.93pF。对于堆叠高度n＝7，堆叠的上部两个晶体管(M6、M7)的栅极电容器(C6、C7)可能需要如图5A所描述的根据本教导的连接，以增大它们的超过预期的电路布局的寄生/杂散电容的电容值，并且使堆叠的实现在实践中更可行。在示例性情况下，这可以导致C6和C7的相应电容值等于11.43pF和5.42pF，而不是图1的现有技术结构的相应的值1.45pF和1.07pF。

图6A、6B、6C和6D示出了表示根据本公开内容的现有技术RF放大器(100)和RF放大器(200)的模拟性能的曲线图。这种模拟性能基于输出晶体管M6的漏极处的RF电压在堆叠的晶体管之上的分布(图6A针对RF放大器100并且图6B针对RF放大器200)以及RF放大器相对于放大器的输入功率(dBm)的输出功率响应(dBm)和功率附加效率(PAE)(图6C和图6D，其中PAE由DE表示)。如图6A和图6B中可以看到的，两个RF放大器(100、200)的晶体管堆叠的偏置利用如上所述的不同的栅极电容值提供基本上相同的分压(Vds1、Vds2、…、Vds6)，其中，RF放大器(100)的低栅极电容值可能造成相应的集成电路的实际实现困难。类似地，如在曲线图6C(与RF放大器100相关)中和图6D(与RF放大器200相关)中可以看到的，两个RF放大器(100、200)的响应输出功率(表示为Pout_dBm)和PAE(表示为DE)基本上相同。这样的性能数据表明根据本教导的栅极拓扑结构可以使基于RF放大器的更高堆叠的实现变得实际而不牺牲性能。

尽管根据上文讨论的本教导的各种堆叠拓扑结构示出了堆叠的相邻晶体管的栅极电容器的耦接，但是这些示例性的实施方式不应该被认为限制本公开内容，如非相邻堆叠的栅极电容器耦接的其他拓扑结构也可以被设想，例如图7和8中所示的。因此可以自由地并且基于设计和性能目标执行栅极电容器的耦接。因此，相邻晶体管和非相邻晶体管的耦接的栅极电容器的组合是可行的。例如，如图7所示，输出晶体管Mn的栅极电容器Cn被耦接至晶体管M(n-2)的栅极电容器C(n-2)而不耦接至相邻晶体管M(n-1)的栅极电容器C(n-1)。基于上部栅极节点Vgn处的RF电压摆动的期望增加，下部栅极节点(例如，Vg(n-2))的电压摆动可以通过耦接相关联的栅极电容器(例如，Cn和C(n-2))来提供。图8示出了基于图7中的一个所示的堆叠拓扑结构的堆叠拓扑结构，其中，除了栅极电容器Cn和C(n-2)之间的耦接之外还设置了栅极电容器C(n-1)和C3的耦接，以增加栅极节点Vg(n-1)处的RF电压摆动和栅极节点Vg3处的RF电压摆动，并且因此基于输出晶体管Mn的漏极处的RF电压在堆叠的晶体管之上的期望的分布来增大栅极电容器C(n-1)的电容值。

应当注意的是，尽管在大多数情况下，杂散/寄生电容可以与相应的不可控和/或最低可能的电容值(如，固有的设计/实现)相关联，但是也可能可以控制这样的电容的值，以针对堆叠的输出晶体管的漏极处的RF电压的期望的分布进一步控制栅极电压。因此，栅极电容器可以被认为与附加电容器和受控/不受控的杂散/寄生电容的组合相关联。参照图9，附加的栅极电容例如C’(n-1)可以被设置到晶体管堆叠(M1、…、Mn)的晶体管(例如，M(n-1))的栅极，以便进一步调整晶体管(例如，M(n-1))的栅极处的栅极电容器，以在栅极处提供期望的有效RF电压。如上所述，这种附加电容可以通过本领域技术人员已知的任何方式被设置，包括经由受控的杂散/寄生电容。尽管附加电容被示出为设置到晶体管M(n-1)的栅极，但是本领域的技术人员将理解的是，类似的附加电容可以依据设计性能和目标的要求被添加至堆叠的共源共栅晶体管(M2、M3、…、Mn)的任意栅极。

图10是示出了用于实现根据本公开内容的实施方式的包括以共源共栅结构布置的多个晶体管的堆叠的单片集成电路的方法的各个步骤的流程图(1000)。如在流程图(1000)中可以看到的，该方法包括：将第一栅极电容器连接在堆叠的第一共源共栅晶体管的栅极与参考电压之间(步骤1010)；基于该连接，将第一共源共栅晶体管的源极处的RF电压耦接至第一共源共栅晶体管的栅极，从而在第一共源共栅晶体管的栅极处获得第一RF电压(步骤1020)；将第二栅极电容器连接在堆叠的第二共源共栅晶体管的栅极与第一共源共栅晶体管的栅极之间(步骤1030)；基于第二栅极电容器的连接，将第一RF电压耦接至第二共源共栅晶体管的栅极(步骤1040)；基于第二栅极电容器的连接，将第二共源共栅晶体管的源极处的RF电压进一步耦接至第二共源共栅晶体管的栅极(步骤1050)；以及基于该进一步耦接，在第二共源共栅晶体管的栅极处获得第二RF电压(步骤1060)。

本文中描述的实施方式以N型MOSFET(NMOS)晶体管器件为例示，如上述图中所示，N型MOSFET(NMOS)晶体管器件用作RF放大器(如100、200)的主要的导电元件。这样的器件可以是堆叠的一部分，其中，多个这样的器件被串联连接以便操作为共源共栅，例如如图1和图2中所示。本领域的普通技术人员将容易地将本文所公开的发明构思应用于其他类型的半导体器件(例如，P型MOSFET器件)。例如，在P型MOSFET(PMOS)器件的堆叠的情况下，供应电压(例如，Vbatt)可以耦接至堆叠的输入晶体管，并且参考电压耦接至堆叠的输出晶体管。在另一示例中，堆叠可以包括PMOS器件和NMOS器件，其中PMOS器件在供应和输出之间而NMOS器件从输出至参考(类似于推挽结构)，其中，PMOS晶体管和NMOS晶体管中的任一个可以使用上述栅极电容拓扑结构。这样的拓扑结构可以同样应用于使用堆叠的晶体管的差分放大器。

根据本发明，实施方式还可以被应用于扩展的漏极器件，例如，横向扩散金属氧化物半导体(LDMOS)器件以及其他栅极晶体管或者器件。根据本公开内容的各种实施方式，这样的FET器件可以包括金属氧化物半导体(MOS)场效应晶体管(FET)、互补金属氧化物半导体(CMOS)FET，并且特别是制造在绝缘体上硅(silicon-on-insulator)(SOI)基板和蓝宝石上硅(silicon-on-sapphire)(SOS)基板上的MOSFET和CMOSFET以及体CMOS。

本领域的技术人员容易知道的是，SOI MOSFET器件(例如，M1、M2、…、Mn)可以形成为覆盖在SOI基板的绝缘层上的硅薄层。因此，并且如本领域中已知的，SOI MOSFET器件可以被称为薄膜SOI MOSFET，薄膜指的是薄的硅层。应当注意的是，下面将描述的根据本公开内容的各种实施方式可以在薄膜SOI MOSFET器件中被实现。这种SOI MOSFET器件的更详细描述可以在例如上面引用的美国申请第14/945,323号、美国申请第15/078,930号和美国专利第8,987,792B2号中找到，其全部公开内容通过引用被并入本文。

本公开内容中使用的术语“MOSFET”表示具有绝缘栅极并且包括金属或类金属绝缘体半导体结构的任何场效应晶体管(FET)。术语“金属”或“金属类”包括至少一种导电材料(例如，铝、铜或者其他金属，或者高度掺杂的多晶硅、石墨烯或其他电导体)，“绝缘体”包括至少一种绝缘材料(例如，氧化硅或者其他介质材料)，以及“半导体”包括至少一种半导体材料。

如对于本领域的普通技术人员应当显而易见的，可以实现本发明的各种实施方式以满足各种各样的规格。除非上面另有说明，合适的元件值的选择是关乎设计选择的问题，并且本发明的各种实施方式可以以任何合适的IC技术(包括但是不限于MOSFET结构)来实现，或者以混合或者分立电路形式来实现。集成电路的实施方式可以使用任意合适的基板和工艺来制造，包括但不限于标准的体硅、硅绝缘体上硅(SOI)和蓝宝石上硅(SOS)。除非上面另有说明，本发明可以其他晶体管技术来实现，例如，双极、GaAs HBT、GaN HEMT、GaAspHEMT和MESFET技术。然而，上述发明构思对于基于SOI的制造工艺(包括SOS)和具有类似特性的制造工艺特别有用。在SOI或SOS上的CMOS的制造实现了低功耗、高的在操作期间耐受由FET的堆叠导致的高功率信号的能力、良好的线性度和高频操作(超过大约10GHz，特别是大约20GHz以上)。

根据特定的规格和/或实现技术(例如，NMOS、PMOS或CMOS，以及增强模式或者耗尽模式的晶体管器件)，可以调整电压电平或者反转电压和/或逻辑信号的极性。部件电压、电流和功率的处理能力可以根据需求进行调整，例如，通过调整器件的尺寸、串联“堆叠的”部件(特别是FET)以承受更大的电压和/或使用并联的多个部件以处理更大的电流。可以添加附加的电路部件以增强所公开的电路的能力和/或提供附加的功能而不显著改变所公开的电路的功能。

已经描述了本发明的许多实施方式。应该理解的是，可以在不脱离本发明的主旨和范围的情况下进行各种修改。例如，上述一些步骤可以是与顺序无关的，并且因此可以以与所描述的顺序不同的顺序执行。此外，上述一些步骤是可选的。关于上述方法的描述的各种活动可以重复地以串行或者并行方式执行。

应当理解的是，前面的描述旨在说明而不是限制本发明的范围，本发明的范围由所附权利要求的范围限定，并且其他实施方式在权利要求的范围内。(注意，权利要求要素的附加标记是为了便于引用这些要素，并且它们本身不表示要素的特定要求的排序或者枚举；此外，这些标记可以在从属权利要求中再次使用，以引用附加的要素而不被视为开始相互矛盾的标记序列。