具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

需要说明的是，当组件被称为“固定于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

如图1所示，本发明提供了一种频差估计方法，包括以下步骤：

S1，选取预设点数量的PN序列作为同步头；

S2，将整个频差估计分成多次对所述同步推进行递进估计，且后一次比前一次的精确度更高；

S3，将最后一次的频差估计结果作为最终的频差估计值，为后续的码片数据提供频差校正参数。

本发明实施例旨在提供一种极其合理的帧同步头设计，以及相应的频差估计算法设计和FPGA实现手段。该方案在大量节省帧同步头开销的条件下，还能保证在超低信噪比snr下的频差估计性能，且只需一次频差校正计算，具备很强的实用价值。

下面对该方案的具体设计进行详细描述：假设每一个码片旋转的角度为0.18度，则可知道假设真实频差为4khz，同步头序列的间隔长度必须小于1000个样点，才不会造成相位模糊。但是，在超低信噪比下，1000点的间隔达到的频差估计精度是远远不够的，至少要达到2048点的间隔，才能保证频差估计的性能。

根据以上信息，对超低信噪比下的频差估计作精细的设计考量：

1)整个频差估计分成3次，1次比1次的精确度高。

2)第一次频差估计，使用512点的间隔，并假设估计并校正后的残余频差最高能冲到2khz。

3)第二次频差估计，使用1024点的间隔，并假设估计并校正后的残余频差最高能冲到1khz。

4)第三次频差估计，使用2048点的间隔，估计结果作为最终的频差估计结果，并对后续的样点进行频差校正。

5)这样的递进设计，可以保证每一次的频差估计都不会有模糊效应的出现，且最终的设计精度为2048点间距的频差估计精度，性能优异。

6)如果在FPGA实现过程中，采用估计一次，校正一次，估计第二次，校正第二次，估计第三次，校正第三次的方式，不仅同步头的消耗量过大，且计算的复杂度也难以接受。因此采用一种特殊的FPGA设计手段，可以节省样点的消耗，并降低计算量。具体做法如下：

采用512点的PN序列作为同步头的基元，三次递进估计若采用估计一次校正一次的设计模式，同步头如下：

PN1 PN2 PN3 PN4 PN5 PN6 PN7 PN8 PN9 PN10

可以看出，前两个PN作的是512点的CFO估计和校正，中间3个PN作的是1024点的CFO估计和校正，最后5个PN作的是2048点的CFO估计和校正。

作为更为优选的方案，选取PN1 PN2 PN3 PN4 PN5共5个PN_512序列作为同步头。只需5个PN_512，就可完成3次CFO的递进估计，且只需一次CFO校正的实际动作即可。同步头消耗和计算复杂度都大大降低。

优选的方案，所述PN_512序列采用的是512点的间隔。第一次频差估计，使用512点的间隔，便可以并假设估计并校正后的残余频差最高能冲到2khz。

优选地方案，所述S2具体包括：

S21，对PN1和PN2进行相关性动作，对得到的结果求取反正切arctan角度，得到的角度除以512，以到了第一次频差估计的角度估计值CFO1；

S22，将CFO1*1024，得到CFO1_1024；

S23，对CFO1_1024求取主值arg_CFO1_1024；

S24，对PN1和PN3进行相关性动作，对得到的结果求取反正切arctan角度然后求取主值arg_CFO2_1024；

S25，用arg_CFO1_1024减去arg_CFO2_1024，得到差异diff1；

S26，将差异diff1强行定义为主值区间，得到arg_diff1；

S27，用CFO1_1024减去arg_diff1得到CFO2_1024_fine，再除以1024便可以得到CFO2。

整个频差估计的FPGA实现步骤如下：

1)对PN1和PN2进行相关性动作，对得到的结果求取反正切arctan，得到的角度除以512，就得到了第一次频差估计的角度估计值CFO1。

2)将CFO1*1024，得到CFO1_1024

3)对CFO1_1024求取主值arg_CFO1_1024：在FPGA设计中，求取角度主值，只需去掉高位的无用bit即可。

4)对PN1和PN3进行相关性动作，对得到的结果求取arctan角度，就得到了第二次频差估计的角度估计值CFO2的1024倍，但却是主值，即为arg_CFO2_1024。

5)用arg_CFO1_1024减去arg_CFO2_1024，得到差异diff1。

6)将差异diff1强行定义为主值区间，得到arg_diff1

7)用CFO1_1024减去arg_diff1，就得到了CFO2_1024_fine，再除以1024，得到CFO2。

8)继续使用这种差异法，一样能求得2048点间距的CFO3，作为最终的频差估计值，为后续的码片数据提供精确的频差校正参数。

有益效果：第一，在高性能，超低信噪比时，仍能保证CFO估计的准确度；第二，用于频差估计的预设点数量的PN序列作为同步头的设计，可节省一半的开销；第三，只需进行一次CFO的频差校正，实现复杂度大大简化；第四，递进式的CFO估计手段，达到低信噪比下的优异性能，且帧开销小。

本发明实施例还提供了一种FPGA，所述FPGA用于运行频差估计方法。频差估计方法如上所述，在此不再赘述。其中，整套算法FPGA实现中，主值的求取，差异的求取，都可以利用FPGA语言的自动wrap来实现，非常巧妙。

本发明实施例还提供了一种存储介质，所述存储介质用于存储频差估计方法。频差估计方法如上所述，在此不再赘述。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。