具体实施方式

如背景技术中所述，在特定应用需求下，需要将像素信号合并读出，但当前的像素合并读出方案在进行合并时都需将提前缓存至少一行像素单元的像素信号，增加了芯片面积。

本公开实施例提供了一种读出电路及图像传感器，可以实现不同行、列像素单元的像素信号无缓存合并，从而节省芯片面积。

为使本公开的目的、技术方案及效果更加清楚、明确，以下参照附图并结合优选的实施例对本公开进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本公开，并不用于限定本公开的保护范围。

本公开实施例提供了一种读出电路，所述读出电路包括：像素阵列，包括多行和多列的像素单元；列计数器，适于获取所述像素阵列中特定列上多行像素单元的对应像素信号；所述列计数器在获取特定列上多行像素单元的对应像素信号的行合并像素信号之后进行复位。

下面以图1为一具体的实施例，对本公开实施例提供的读出电路进行详细描述。

具体参照图1，所述读出电路包括：像素阵列101、列比较器102、列计数器103、列锁存器104以及地址译码器105，其中，所述列比较器102、列计数器103以及列锁存器104都有多个，例如，所述列比较器102、列计数器103以及列锁存器104的个数与所述像素阵列101的列数相同。所述像素阵列101包括多行和多列的像素单元；所述列比较器102适于对所述像素阵列101中特定列上选通行的特定列上的像素单元的模拟像素信号与参考信号比较，并转换为数字像素信号输出至所述列计数器103，在下文的具体实施方式中，采用“像素信号”表示所述列比较器102输出给所述列计数器103的像素单元的数字像素信号；所述列计数器103适于获取所述像素阵列101中特定列上多行像素单元的对应像素信号，并将特定列上多行像素单元的像素信号进行合并；所述列锁存器104适于在收到锁存信号后将对应列上所述列计数器103获得的行合并像素信号进行锁存；所述地址译码器105适于在两次所述锁存信号之间将各所述列锁存器104中的行合并像素信号串行读出至后续电路中进行处理。

在一些实施例中，所述列比较器的正输入端适于接入参考信号，负输入端适于接入所述像素阵列特定选通行的模拟像素信号。

在图1所示的实施例中，所述参考信号为斜坡信号，所述斜坡信号具有固定斜率，并由斜坡信号发生器107产生。

在图1所示的实施例中，所述读出电路还包括时序控制模块108：所述时序控制模块108适于产生复位信号控制所述列计数器103的复位，所述时序控制模块108还适于产生所述锁存信号控制所述列锁存器104的打开。

如上文所述，所述列计数器获取特定列上多行像素单元的对应像素信号的行合并像素信号；接着，如图2所示，当各所述列计数器中已存有特定行的行合并像素信号后，所述时序控制模块才产生所述锁存信号，控制各所述列锁存器存储对应的列计数器中的所述行合并像素信号；之后，所述时序控制模块产生所述复位信号，将各所述列计数器复位，为下一次行合并做准备。

在图1所示的实施例中，所述时序控制模块108还可以控制行选择模块109选通特定行。在一些其他的实施例中，所述时序控制模块还可以控制所述斜坡信号发生器产生参考信号。

在一些实施例中，实现合并的不同行像素单元可以是相邻的两行像素单元，即所述特定列上多行像素单元为特定列上相邻的两行像素单元。在一些其他的实施例中，实现合并的不同行像素单元还可以是间隔的两行像素单元。

在一些实施例中，当所述列锁存器中存储的行合并像素信号通过所述地址译码器读出时，在所述读出电路的各列比较器、列计数器以及列锁存器中，可以同时进行其他行的像素信号的行合并及存储；换句话说，在所述前两行像素单元的行合并像素信号读出的过程中，同时还进行后续两行像素单元的像素信号的行合并及存储。具体进行模数转换及存储的过程在上文已详细叙述，在此不再赘述。

本公开实施例还提供一种图像传感器，下面以图3作为一具体的实施例，对本公开实施例所提供的图像传感器进行详细描述。

具体参照图3，所述图像传感器包括：像素阵列101、列比较器102、列计数器103、列锁存器104、地址译码器105以及数字电路106，所述数字电路106用于接收所述地址译码器105读出的行合并像素信号，并通过所述数字电路106对所述行合并像素信号的多列进行列合并。所述像素阵列101、列比较器102、列计数器103、列锁存器104、地址译码器105构成的读出电路在上文已经详细叙述，在此不再赘述。

当所述行合并像素信号存储在对应列的所述列锁存器104之后，所述地址译码器105根据获取的列地址，串行读出各所述列锁存器104中的行合并像素信号至所述数字电路106。所述数字电路106每读取两个所述行合并像素信号，就将所述两个行合并像素信号进行合并；具体的，完成行合并后，各所述锁存器104中存储对应列的行合并像素信号，所述数字电路106通过所述地址译码器105从各所述锁存器104中读出行合并像素信号中的一列后，将其存储在所述数字电路106中，当所述数字电路106再读出所述行合并像素信号中的另一列后，在所述数字电路内部将所述两个行合并像素信号进行列合并，例如，可以通过加法器进行两列行合并像素信号的合并，从而实现像素信号的2x2合并。

在一些实施例中，实现列合并的不同列行合并像素信号可以为相邻的两列像素信号，即所述行合并像素信号的多列为所述行合并像素信号中相邻的两列像素信号。在一些其他的实施例中，实现列合并的不同列行合并像素信号还可以是间隔的两列像素信号。

在一些实施例中，所述地址译码器读出所述行合并像素信号的顺序与收到所述数字电路提供的列地址相关。

作为一具体实施例，对某一像素阵列进行像素信号的2x2合并读出的读出顺序示意图如图4-6所示。图4示出了一个4行6列的黑白像素阵列的示意图。当对其进行像素信号的行合并时，时序控制模块发送行选信号控制行选择模块选通第一行。在其他实施例中，也可以选通其他某行像素单元。

接着，将所述第一行像素单元的模拟像素信号通过各列比较器和列计数器，转换为所述选定行的数字像素信号，并将其存储在对应列的所述列计数器中；在下文中，以“像素信号”表示数字像素信号。之后，所述时序控制模块控制所述行选择模块选通第二行，通过同样的方法，将所述第二行像素单元的像素信号存储在对应列的所述列计数器中；换句话说，第二行像素信号是基于所述第一行像素单元的像素信号的基础上，在各所述列计数器中进行计数，使各所述列计数器中存有行合并像素信号；在两行像素单元的像素信号完成合并后，所述时序控制模块发送锁存信号，使各所述锁存器存储对应列的所述行合并像素信号；之后，所述时序控制模块产生复位信号使各所述列计数器复位，为各所述列计数器存储下一行像素单元对应列的像素信号做准备。

之后，所述地址译码器根据接收到的列地址，将所述行合并像素信号逐列读出至数字电路中，对完成行合并的所述4行6列黑白像素阵列的行合并像素信号逐列读出的顺序如图5所示；在逐列读出的过程中，还可以对所述行合并像素信号进行列合并；在进行列合并时，所述数字电路每读出两个行合并像素信号，就在所述数字电路内部进行所述两个行合并像素信号的列合并，完成列合并后的像素信号读出顺序如图6所示。在上述公开实施例中，进行列合并的行合并像素信号为相邻两列行合并像素信号，从而实现所述黑白像素阵列的像素信号的2x2合并。

在上述实施例中，所述读出电路进行的合并为两行、两列像素单元的像素信号之间的合并，从而实现像素信号的2x2合并。在一些其他实施例中，也可以进行多行、多列像素单元的像素信号的合并，从而实现n行、n列像素单元的像素信号合并。多行像素单元的像素信号行合并的方式与两行像素单元的像素信号行合并的方式相同，多列行合并像素信号的列合并的方式与两列行合并像素单元的列合并方式相同，在此不再赘述。

在一些实施例中，当需要进行像素合并的图像为彩色图像时，由于图像传感器中的彩色滤光片阵列多以两行为一个周期，在进行彩色合并时，所述时序控制模块可以控制所述行选择模块选通间隔的两行像素单元进行对应列像素信号的合并。

在一些实施例中，对彩色图像进行像素信号的2x2合并时，彩色像素阵列的合并读出时序如图7所示，当每个列计数器中存储有两行同通道像素信号后，时序控制模块产生锁存信号使各锁存器打开，以便将所述行合并像素信号存储在对应列的所述列锁存器中；之后，所述时序控制模块再产生复位信号控制各所述列计数器复位，为存储下一行像素单元的像素信号做准备。彩色像素阵列的合并读出时序与黑白像素阵列的合并读出时序类似，在此不再赘述。

在具体的一个实施例中，彩色滤光片为Bayer格式，对一个4行8列的Bayer阵列进行像素信号的2x2合并读出的读出顺序具体请参照图8-10。图8示出了一个4行8列的Bayer阵列，其彩色滤光片的排布规律以两行为一个周期。在进行像素信号合并时，时序控制模块控制行选择模块选通第一行像素单元，与黑白像素阵列类似，通过各列比较器和列计数器之后，将所述第一行像素单元的像素信号存储在各对应列的所述列计数器中；之后，选通与所述第一行像素单元的滤光片排布规律相同的第三行像素单元，通过同样的方法，将所述第三行像素单元的像素信号存储在所述各列计数器中，其中，所述第三行像素信号在所述各列计数器中存储时，所述第一行像素单元的像素信号也存储在各所述列计数器中，即所述第三行像素信号在对应列的列计数器中基于所述第一行像素信号的基础上计数，从而在各所述列计数器中存储有第一行和第三行像素单元的行合并像素信号；之后，所述时序控制模块向各所述列锁存器发送锁存信号，使各列锁存器存储对应列的所述行合并像素信号；当各所述列锁存器中存有对应列的所述行合并像素信号后，所述时序控制模块再产生复位信号对各所述列计数器进行复位。

在对彩色图像进行像素信号合并时，本公开实施例提供的读出电路可以选通间隔的两行像素单元在各列计数器中进行同通道像素信号的行合并，无需缓存多行像素单元的像素信号，可以减少数字电路中用于存储像素信号的面积，从而减少芯片面积。

对于各所述列锁存器中存储的行合并像素信号，所述地址译码器根据接收到的列地址，选通与所述列地址对应的所述列锁存器；按照选通的列锁存器的顺序，将各所述列锁存器中的行合并像素信号全部读出至数字电路中；在所述数字电路中，可以进行两列行合并像素信号的列合并。

在彩色应用下，所述行合并像素单元读出的顺序如图9所示，地址译码器读出第一列行合并像素信号后将所述第一列像素信号存储在数字电路中，接着所述地址译码器读出第三列行合并像素信号，之后，在所述数字电路中将所述第一列和第三列行合并像素信号直接进行列合并，即可实现彩色像素阵列同通道像素信号的2x2合并，所述4行8列的Bayer阵列的2x2合并读出顺序示意图如图10所示。

在对完成同通道像素信号行合并的行合并像素信号读出时，所述地址译码器可以控制选通间隔列，使得所述地址译码器第二个读出的行合并像素信号与第一个读出的行合并像素信号为同通道信号，无需额外存储一个行合并像素信号，在数字电路中存储一个行合并像素信号就能够实现彩色图像的2x2像素合并，从而减少用于存储像素信号的芯片面积。

在一些其他的实施例中，若彩色滤光片阵列以多行、多列为一个周期，则在进行彩色合并时，所述时序控制模块也可以控制行选择模块选通与所述滤光片排布规则相同的间隔行进行合并。

本公开实施例还提供一种图像传感器，所述图像传感器包括模式选择模块，适于选择读出电路的读出模式，所述读出模式包括合并模式，在合并模式下，所述图像传感器包括上述任一实施例所述的读出电路，所述读出电路包括地址译码器。

在一些实施例中，所述图像传感器还包括：数字电路，用于接收所述合并模式下各所述地址译码器读出的行合并像素信号，并在所述数字电路内部对所述行合并像素信号的多列进行列合并。在一些实施例中，所述地址译码器读出行合并像素信号的顺序与收到所述数字电路提供的列地址相关。在一些具体的实施例中，进行列合并的行合并像素信号可以是所述行合并像素信号中相邻的两列像素信号。在一些其他的实施例中，进行列合并的行合并像素信号可以是所述行合并像素信号中间隔的两列像素信号。

在一些实施例中，所述读出模式包括合并模式与非合并模式。在合并模式下，当各列计数器中存有一行像素单元的像素信号时，时序控制模块不产生锁存信号以及复位信号；当所述各列计数器中存有两行像素单元的行合并像素信号后，所述时序控制模块产生所述锁存信号和复位信号控制所述列锁存器的锁存以及所述列计数器的复位。在非合并模式下，可以利用现有的读出电路及其读出方法，比如在所述非合并模式下，当各所述列计数器中存有一行像素单元的像素信号时，所述时序控制模块就会产生锁存信号控制对应的各所述列锁存器存储一行像素单元的像素信号，之后，所述时序控制模块再产生复位信号复位各所述列计数器，为接下来一行像素单元的像素信号存储做准备。

在一些实施例中，所述模式选择模块包括所述时序控制模块中的寄存器。所述寄存器标志合并模式与非合并模式，所述时序控制模块通过所述寄存器的标志进入不同的模式。在上述实施例中所描述的读出电路中，所述时序控制模块处于合并模式。

以上所述各实施例已揭示本公开的技术内容及技术特点，其描述较为具体和详细，但上述实施方式的描述是示例性的不是限制性的，在本公开的发明构思下，本领域的普通技术人员可以对上述公开的构思作各种变化和改进，但都属于本公开的保护范围，因此，本公开的保护范围由权利要求所确定。