具体实施方式

目前，通过CPU(central processing unit，中央处理器)的软件方式可以实现各种除法运算，但是相比专用集成电路针对专用除法运算进行的设计，速度和功耗都都比较差。因此在存储加速芯片中，需要对使用较多的运算进行专用集成电路的设计。时钟周期(cycle)也称为振荡周期，定义为时钟频率的倒数。时钟周期是计算机中最基本的、最小的时间单位。在一个时钟周期内，电路仅完成一个最基本的动作。时钟周期是一个时间的量，更小的时钟周期就意味着更高的工作频率。

时钟周期的设置基于电路工作的方式，一个时钟周期可完成的工作通常是可以同时完成的，与下个时钟周期需要进行的工作没有相互依赖关系。因此算法硬件化简单的原理可以通过计算的依赖关系进行划分实现。而完成一个工作所需要的时钟周期数，即是常说的拍数，一般代表了工作所需要的时长，拍数越多，意味着划分的时钟周期数需要越多，整个工作的速度越慢，完成工作所需要的时长越大。此外，硬件电路的工作只有0和1，所有运算也需要通过二进制来实现。因此除法的设计需要基于二进制的运算考虑。

以除法器执行除法运算来说，被除数和除数转换成二进制后，被除数为m个比特，除数为n个比特，传统除法器需要m-n+1个时钟周期完成除法运算，在此以被除数74除以除数8为例，对其运算流程进行说明。参见图1，为传统二进制除法运算流程示意图。如图1所示，74/8首先转化为二进制数，1001010/1000，因为被除数1001010是7(m)比特，除数1000是4(n)比特，因此完成该运算任务需要的拍数是7-4+1＝4拍。每一拍的运算分别为：

第一时钟周期：选择被除数的高4(除数位数)位，商1，进行减法，得到余数为1；

第二时钟周期：第一时钟周期的余数1和被除数的下一位0组合为10，因为10小于除数1000，因此商0，余数10。

第三时钟周期：第二时钟周期的余数10和被除数的下一位1组合为101，因为101小于除数1000，因此商0，余数101。

第四时钟周期：第三时钟周期的余数101和被除数的下一位0组合为1010，因为1010大于除数1000，因此商1，余数10。

此时被除数已经组合完，因此运算终止，商为前四个时钟周期运算得到的商的组合，即是1001，余数为最终余数，即是10。

如上所述，除法器的每一时钟周期运算的余数，需要作为下一时钟周期运算的前置条件，因此无法同时运行，只能分成4拍运算。这样的除法器速度较慢，运算因为拍与拍之间的依赖关系时间损耗较大。

因此，本发明实施例公开了一种基于除法器的任务处理方法、装置、设备及存储介质，在本方案中，除法器的时钟周期可自定义控制，从而通过减少时钟周期的方式提高除法器处理速度。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图2，本发明实施例提供的一种基于除法器的任务处理方法流程示意图，该方法具体包括：

S101、确定除法器执行当前任务的目标时钟周期数；

需要说明的是，除法器所在的电路系统可基于性能判定除法器执行当前任务的目标时钟周期，若该系统时钟频率为1GHz，除法器完成该目标任务所需要的时间长度乘以1GHz即是需求的目标时钟周期。设置的目标时钟周期数越大，则除法器执行当前任务的速度越快，花费的时间越少。因此，本申请依据电路系统所需要的目标时钟周期数，即可调整除法器的工作方式，从而实现不同时钟周期数的除法器，满足硬件系统的需求，具有速度可控的优势。

S102、根据当前任务中被除数及除数的及目标时钟周期数确定每周期商的目标位数，以及被除数中有效被除数的有效被除位数；

由于硬件电路的工作只有0和1，所有运算也需要通过二进制来实现，因此在本实施例中，实际是一种时钟周期数可控的二进制整数除法器。在本实施例中，被除数x和除数y转成二进制后，比特数分别是m和n。需要说明的是，在本实施例中，m与n的关系为：m≥n，若不满足，可以在高位补零达到满足即可。由于本方案针对的是专用除法器，为了达到最好的性能，需要考虑的m和n的情况即是最常出现，因此默认不满足m≥n的任务情况较少，不会影响本方案的性能，本方案也可以忽略m小于n的情况。

需要说明的是，若当前任务按照正常处理，则每周期商的位数Q为：

Q＝m-n+1 (1)

在本实施例中，若除法器根据需求完成运算的目标时钟周期数为k，则本实施例根据确定每周期商的目标位数时，具体是利用第一位数确定规则确定目标位数，该第一位数确定规则为：

其中，Q_x为目标位数，m为当前任务中被除数的位数，n为当前任务中除数的位数，k为目标时钟周期数，表示向上取整。通过公式2，可以实现将当前任务在小于或等于k个时钟周期完成处理。同样以74/8这一任务为例，若设置k＝2，通过公知2可计算得出Q_x为2，Q_x表示每一个时钟周期所得到的商的位数。

在本实施例中，被除数中有效被除数的有效被除位数的确定方法为：利用第二位数确定规则确定有效被除位数，所述第二位数确定规则为：

x_x＝Q_x+n-1 (3)

其中，x_x为有效被除位数，有效被除数是在每个时钟周期参与运算的被除数，有效被除数位数是参与运算的被除数的位数；例如在上文所述的74/8这一任务中，x_x为5。

S103、利用目标位数及除数确定商取值映射关系；

需要说明的是，在本实施例中，利用目标位数及除数确定商取值映射关系时，可基于目标位数确定不同情况下的目标商，然后根据不同情况下的目标商及除数，确定每个目标商对应的阈值，再利用每个目标商及对应的阈值，确定每个目标商对应的有效被除数范围，从而生成与不同目标商对应的商取值映射关系。

例如：当每一时钟周期得到的商的目标位数为2时，即表示每次得到2比特的商，因此其情况有2²＝4种，也即：目标商的共有4中情况，分别为：00,01,10,11，基于除数，计算四个判断阈值，分别为：

若除数为1000，则得到的阈值为：

由于在所得到的阈值中，除法运算后的商只会落在阈值范围内，第一个和最后一个阈值只会相等，而不会超出。因此可以得到商取值映射关为：

S104、在除法器的第一个时钟周期执行当前任务时，从被除数中选取有效被除位数的当前有效被除数，并根据商取值映射关系确定与当前有效被除数对应的商及余数；

通过上述步骤，即完成了当前任务的准备工作。除法器在执行当前任务时，需要从被除数的高位起，选择当前有效被除数个比特位数作为当前有效被除数，对其基于公式6进行判定，得到一个部分商的输出。参见图3，本发明实施例提供的时钟周期数可控的二进制整数除法器流程图；通过图3可以看出，从被除数1001010的高5位选择了当前有效被除数10010，然后基于公式6，判断10010在哪个范围中，因为其在d₁₀和d₁₁之间，因此根据公式5可输出的部分商为10，余数为10。

S105、将下一时钟周期作为当前时钟周期，对上一时钟周期的余数的高位补零，并从被除数的未选取数中向后取数组合生成当前有效被除数，继续根据商取值映射关系确定与当前有效被除数对应的商及余数，直至下一时钟周期为最后一个时钟周期为止；

通过图3可以看出，将第一个时钟周期结束后，会将下一个周期作为当前时钟周期进行处理，在处理时，需要对上一时钟周期的余数的高位补零，如：利用第三位数确定规则确定补零位数，该第三位数确定规则为：

h₀＝Q_x-1 (7)

其中，h₀为补零位数，Q_x为目标位数；参加图3，由于Q_x为2，则计算出补零位数为1，则在余数10前添加1个零，得到010。

进一步，还需要从被除数的未选取数中向后取数组合生成当前有效被除数，具体是利用第四位数确定规则确定取数位数，该第四位数确定规则为：

l₀＝n-1-h₀ (8)

其中，l₀为取数位数，n为当前任务中除数的位数；然后根据补零位数在上一时钟周期的余数的高位补零，并根据取数位数从被除数的未选取数中向后取数添加至余数的低位，生成当前时钟周期的当前有效被除数。参见图3，n为4，h₀为1，则可计算出l₀为2，也即：从被除数的未选取数10中选择2位添加至010后，得到：01010。若下一时钟周期不是最后一个时钟周期，则继续执行根据商取值映射关系确定与当前有效被除数对应的商及余数这一步骤，如果下一时钟周期为最后一个时钟周期，则需要执行S106。

S106、若下一时钟周期为最后一个时钟周期，则将下一时钟周期作为当前时钟周期，将被除数的未选取数与上一时钟周期的余数组合生成当前有效被除数，并判断当前有效被除数的位数是否为有效被除位数；

S107、若是，则根据商取值映射关系确定与当前有效被除数对应的商及余数；若否，则对目标位数、有效被除位数及有效被除位数更新后，继续执行判断当前有效被除数的位数是否为有效被除位数的步骤，直至运算结束为止。

需要说明的是，若下一时钟周期为最后一个时钟周期，则需要将最终得到的余数与剩余被除数进行组合，得到当前时钟周期的当前有效被除数，然后判断当前有效被除数的位数是否为有效被除位数x_x，若是，则继续执行根据商取值映射关系确定与当前有效被除数对应的商及余数，任务处理完成；否则，说明当前有效被除数无法补齐x_x，此时，需要对目标位数、有效被除位数及有效被除位数更新，如：对目标位数减一，得到更新后的目标位数Q_x'＝Q_x-1；然后利用更新后的目标位数对有效被除位数进行更新，利用更新后的目标位数及所述除数对商取值映射关系进行更新，并继续判断当前有效被除数的位数是否为有效被除位数等后续步骤。如图3所示，余数为10，位数小于有效被除位数5，Q_x为2，Q_x减1后得到更新的目标位数为1，更新后的有效被除位数为4，可见，更新后的有效被除位数与余数(10)的位数还不相同，Q_x再减1为0，结束运算。参见图3，运算结束后，最终的商为每个时钟周期得到的商的组合，即是1001，余数为最终余数，即是10，并且，处理本次任务只需要花费2个时钟周期。

综上可见，本实施例提出了一种时钟周期数可控的二进制数整数除法器实现方案，在方案基于被除数、除数和想要实现的完成运算时钟周期数进行配置，然后迭代输出多个商值，以达到减少迭代，减少运算需要的时钟周期的效果，提高速度。虽然本方案在最后需要判断当前有效被除数的位数是否为有效被除位数，但是在硬件电路中，多是以2为底的幂次值数量的被除数和除数，因此大部分情况下不需要额外判断，只有在不满足上述条件时，需要用到上述判断步骤，该判断简单有效，亦可快速实现，可有效实现除法运算的快速实现，提高除法器执行任务的速度

下面对本发明实施例提供的处理装置、设备及存储介质进行介绍，下文描述的处理装置、设备及存储介质与上文描述的处理方法可以相互参照。

参见图4，本发明实施例提供的一种基于除法器的任务处理装置结构示意图，包括：

时钟周期数确定模块01，用于确定除法器执行当前任务的目标时钟周期数；

位数确定模块02，用于根据所述当前任务中被除数及除数的位数及所述目标时钟周期数确定每周期商的目标位数，以及所述被除数中有效被除数的有效被除位数；

映射关系确定模块03，用于利用所述目标位数及所述除数确定商取值映射关系；

有效被除数选取模块04，用于在所述除法器的第一个时钟周期执行所述当前任务时，从所述被除数中选取所述有效被除位数的当前有效被除数；

商及余数确定模块05，用于根据所述商取值映射关系确定与当前有效被除数对应的商及余数；

补零模块06，用于将下一时钟周期作为当前时钟周期，对上一时钟周期的余数的高位补零；

第一组合模块07，用于从所述被除数的未选取数中向后取数组合生成当前有效被除数，并触发所述商及余数确定模块根据所述商取值映射关系确定与当前有效被除数对应的商及余数，直至下一时钟周期为最后一个时钟周期为止；

第二组合模块08，用于在下一时钟周期为最后一个时钟周期，将下一时钟周期作为当前时钟周期，将所述被除数的未选取数与上一时钟周期的余数组合生成当前有效被除数；

判断模块09，用于判断当前有效被除数的位数是否为所述有效被除位数；若是，则触发所述商及余数确定模块；若是，触发更新模块；

所述更新模块10，用于对所述目标位数、所述有效被除位数及所述有效被除位数更新，并触发所述商及余数确定模块，直至运算结束为止。

其中，所述位数确定模块包括：

第一位数确定单元，用于利用第一位数确定规则确定目标位数，所述第一位数确定规则为：其中，Q_x为目标位数，m为所述当前任务中被除数的位数，n为所述当前任务中除数的位数，k为目标时钟周期数，表示向上取整。

其中，所述位数确定模块包括：

第二位数确定单元，用于利用第二位数确定规则确定有效被除位数，所述第二位数确定规则为：

x_x＝Q_x+n-1；其中，x_x为有效被除位数。

其中，所述映射关系确定模块包括：

目标商确定单元，用于基于所述目标位数确定不同情况下的目标商；

阈值确定单元，用于根据不同情况下的目标商及所述除数，确定每个目标商对应的阈值；

映射关系生成模块，用于利用每个目标商及对应的阈值，确定每个目标商对应的有效被除数范围，从而生成与不同目标商对应的商取值映射关系。

其中，所述更新模块具体用于：对所述目标位数减一，得到更新后的目标位数，利用更新后的目标位数对所述有效被除位数进行更新，利用更新后的目标位数及所述除数对商取值映射关系进行更新。

其中，所述补零模块具体用于：

利用第三位数确定规则确定补零位数，所述第三位数确定规则为：

h₀＝Q_x-1；其中，h₀为补零位数，Q_x为目标位数。

其中，所述第一组合模块包括：

第三位数确定单元，用于利用第四位数确定规则确定取数位数，所述第四位数确定规则为：

l₀＝n-1-h₀；其中，l₀为取数位数，n为所述当前任务中除数的位数；

当前有效被除数生成单元，用于根据所述补零位数在上一时钟周期的余数的高位补零，并根据所述取数位数从所述被除数的未选取数中向后取数添加至所述余数的低位，生成当前时钟周期的当前有效被除数。

参见图5，本发明实施例提供的一种电子设备结构示意图，包括：

存储器21，用于存储计算机程序；

处理器22，用于执行所述计算机程序时实现上述方法实施例所述的基于除法器的任务处理方法的步骤。

在本实施例中，设备可以是PC(Personal Computer，个人电脑)，也可以是智能手机、平板电脑、掌上电脑、便携计算机等终端设备。

该设备可以包括存储器21、处理器22和总线23。

其中，存储器21至少包括一种类型的可读存储介质，所述可读存储介质包括闪存、硬盘、多媒体卡、卡型存储器(例如，SD或DX存储器等)、磁性存储器、磁盘、光盘等。存储器21在一些实施例中可以是设备的内部存储单元，例如该设备的硬盘。存储器21在另一些实施例中也可以是设备的外部存储设备，例如设备上配备的插接式硬盘，智能存储卡(SmartMedia Card,SMC)，安全数字(Secure Digital,SD)卡，闪存卡(Flash Card)等。进一步地，存储器21还可以既包括设备的内部存储单元也包括外部存储设备。存储器21不仅可以用于存储安装于设备的应用软件及各类数据，例如执行任务处理方法的程序代码等，还可以用于暂时地存储已经输出或者将要输出的数据。

处理器22在一些实施例中可以是一中央处理器(Central Processing Unit,CPU)、控制器、微控制器、微处理器或其他数据处理芯片，用于运行存储器21中存储的程序代码或处理数据，例如执行任务处理方法的程序代码等。

该总线23可以是外设部件互连标准(peripheral component interconnect，简称PCI)总线或扩展工业标准结构(extended industry standard architecture，简称EISA)总线等。该总线可以分为地址总线、数据总线、控制总线等。为便于表示，图5中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

进一步地，设备还可以包括网络接口24，网络接口24可选的可以包括有线接口和/或无线接口(如WI-FI接口、蓝牙接口等)，通常用于在该设备与其他电子设备之间建立通信连接。

可选地，该设备还可以包括用户接口25，用户接口25可以包括显示器(Display)、输入单元比如键盘(Keyboard)，可选的用户接口25还可以包括标准的有线接口、无线接口。可选地，在一些实施例中，显示器可以是LED显示器、液晶显示器、触控式液晶显示器以及OLED(Organic Light-Emitting Diode，有机发光二极管)触摸器等。其中，显示器也可以适当的称为显示屏或显示单元，用于显示在设备中处理的信息以及用于显示可视化的用户界面。

图5仅示出了具有组件21-25的设备，本领域技术人员可以理解的是，图5示出的结构并不构成对设备的限定，可以包括比图示更少或者更多的部件，或者组合某些部件，或者不同的部件布置。

本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述方法实施例所述的基于除法器的任务处理方法的步骤。

其中，该存储介质可以包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。