具体实施方式

参照附图对本发明的实施方式的功率放大器进行说明。有时对相同或对应的构成要素标注相同的附图标记，并省略重复的说明。

实施方式1.

图1是实施方式1的功率放大器的电路图。该功率放大器可以作为微波功率放大器来提供。该功率放大器具备晶体管Tr1、Tr2、Tr3、Tr4作为多个放大元件。晶体管Tr1是将晶体管单元并联连接的单位晶体管。晶体管Tr2、Tr3、Tr4也同样，能够设为将晶体管单元并联连接的单位晶体管。根据其他例子，作为多个放大元件，也可以提供多个晶体管单元。

在晶体管Tr1、Tr2、Tr3、Tr4的漏极端分别连接有传输线路TL1、TL2、TL3、TL4的一端。传输线路TL1的另一端与传输线路TL2的另一端在合成点A1连接。传输线路TL3的另一端与传输线路TL4的另一端在合成点A2连接。在合成点A1、A2分别连接有传输线路TL5的一端、传输线路TL6的一端。传输线路TL5的另一端与传输线路TL6的另一端在合成点B1连接。该合成点B1与传输线路TL7连接。传输线路TL7经由封装体端子T1和传输线路TL8而与作为输出端子的端子T2连接。

这样，传输线路TL1、TL2、TL3、TL4、TL5、TL6、TL7、TL8配置为竞赛型。这些传输线路构成与作为多个放大元件的晶体管Tr1、Tr2、Tr3、Tr4连接的竞赛型电路。实施方式1的竞赛型电路是将多个放大元件的放大信号合成的竞赛型合成电路。在竞赛型合成电路中，反复进行以下信号合成：首先，在第一级对来自两个晶体管的功率进行合成，接着，对合成后的功率在第二级进一步进行合成。

在该竞赛型电路中连接有4个差频短路电路11、12、21、31。差频短路电路11具备：电感器11a，其为一端与合成点A1连接的λ/4线路；和电容器11b，其与电感器11a的另一端连接。λ/4线路是指功率放大器的动作频率的基本波频率的1/4波长线路。电感器11a的电感为L1。电容器11b具有与电感器11a以差频Δf1成为串联谐振的电容C1。

差频短路电路12具备：电感器12a，其为一端与合成点A2连接的λ/4线路；和电容器12b，其与电感器12a的另一端连接。电感器12a的电感为L1。电容器12b具有与电感器12a以差频Δf1成为串联谐振的电容C1。

差频短路电路21具备：电感器21a，其为一端与合成点B1连接的λ/4线路；和电容器21b，其与电感器21a的另一端连接。电感器21a的电感为L1。电容器21b具有与电感器21a以差频Δf2成为串联谐振的电容C2。

差频短路电路31具备：电感器31a，其为一端经由传输线路TL7而与合成点B1连接的λ/4线路；和电容器31b，其与电感器31a的另一端连接。电感器31a的电感为L1。电容器31b具有与电感器31a以差频Δf3成为串联谐振的电容C3。对晶体管Tr1、Tr2、Tr3、Tr4施加漏极电压的Vd端子亦即端子T3在电感器31a与电容器31b之间连接。

4个差频短路电路11、12、21、31与竞赛型电路的多个节点分流连接。无论对哪个差频短路电路而言，差频短路电路与竞赛型电路的连接点、与向该连接点供给电力的多个晶体管之间的电长度都相等。此时，在电感器、电容器以及谐振频率之间存在以下关系。

L1×C1＝1/(2πΔf1)2

L1×C2＝1/(2πΔf2)²

L1×C3＝1/(2πΔf3)²

多个差频短路电路的谐振频率亦即Δf1、Δf2、Δf3，存在于可作为由多个放大元件放大的高频信号的高频端与低频端的差分频率(或差频)而取得的最小值至最大值之间。由于宽带的设定因通信系统而不同，因此该最小值和最大值根据通信系统而变动。另外，Δf1、Δf2、Δf3的大小关系如下。

Δf3＜Δf2＜Δf1

即，C1、C2、C3之间具有C1＜C2＜C3的关系。因此，多个差频短路电路11、12、21、31的谐振频率越远离多个晶体管Tr1、Tr2、Tr3、Tr4越小。对于所有的构成差频短路电路的λ/4线路而言，λ/4线路的电感L1为相同的值。

在从单位晶体管端到封装体端子T1之间连接的传输线路和作为处于相同区域的λ/4线路的电感器，能够用金属图案形成于微波集成电路(MIC)基板S上。而且，基板S、晶体管Tr1、Tr2、Tr3、Tr4以及电容器11b、12b、21b使用焊料等安装于封装体10。

具有带宽而扩展的高频信号的失真特性一般将频率为其低频端和高频端的单一频率且信号强度相等的两个正弦波信号输入至放大器，将产生的三次互调失真IM3作为指标进行评价。将具有带宽的高频信号的高频端与低频端的间隔，即IM3评价中的两个单一频率信号的间隔称为失谐宽度或失谐频率，将与该宽度相当的频率称为差频频率或简称为差频。另外，例如卫星通信的发送系统所使用的高频信号的失谐频率，以往最大为5MHz左右，但近年来要求其扩展至100MHz阶，最大为200MHz左右。

为了容易理解实施方式1的功率放大器的意义，对比较例1、2、3和实施方式1中的微波功率放大器的4个结构进行研究。比较例1是公知的微波功率放大器，比较例2是在公知的微波功率放大器中将3个差频短路电路配置于封装体外的例子，比较例3是在公知的微波功率放大器中接近封装体侧壁的单位晶体管的漏极端，配置有差频短路电路的例子。在各个结构中，使用电路图、在该电路中从晶体管的漏极端预估输出电路的差频中的阻抗(以下，称为差频阻抗)以及IM3的模拟结果的例子依次进行说明。

(比较例1)

首先，对公知的微波功率放大器，考虑电路结构、其输出电路的差频阻抗以及IM3。图2是比较例1的微波功率放大器的电路图。该微波功率放大器由晶体管Tr1、Tr2、Tr3、Tr4和将它们的输出在合成点A1、A2、B1进行合成的竞赛型合成电路构成。在与传输线路TL7连接的封装体端子T1连接有差频短路电路，该差频短路电路具有电感器31a和电容器31b。电感器31a为λ/4线路。电容器31b具有与电感器31a以差频Δf成为串联谐振的电容C3。

此时，在电感器31a、电容器31b以及谐振频率之间具有以下关系。

L1×C3＝1/(2πΔf)²

图3是表示比较例1的微波功率放大器中的输出电路的差频阻抗的例子的图。在图3中以两轴作为对数表示而示出从1MHz到1GHz的晶体管的漏极端观察输出电路侧的阻抗。在该电路构成的例子中，通过适当地设定L1和C3，从而在5MHz创建谐振点，使5MHz附近的阻抗降低至10Ω以下。另一方面，远离谐振频率的100MHz阶中的阻抗取100Ω以上较大的值。例如200MHz中的阻抗为250Ω。

图4是表示图2所示的比较例1的微波功率放大器中的IM3的模拟结果的例子的图。该模拟例计算失谐频率为200MHz的2波的输入信号被输入到晶体管时微波放大器的输出功率与IM3的关系。在图4中出现在输入信号附近的两个IM3中的出现在输入信号的低频侧的失真成分用实线表示，出现在高频侧的失真成分用虚线表示。根据图4可知，例如输出功率44dBm时的IM3的最差值亦即两个失真成分中的较大的值为-15dBc。

(比较例2)

接下来，考虑在公知的微波功率放大器中，将3个差频短路电路配置于封装体10外的情况下的电路构成、和其输出电路的差频阻抗以及IM3。图5是比较例2的微波功率放大器的电路图。在封装体10外配置有3个差频短路电路。具体而言，与封装体端子T1连接的电感器41a和电容器41b为第一差频短路电路，与封装体端子T1连接的电感器42a和电容器42b为第二差频短路电路，与封装体端子T1连接的电感器43a和电容器43b为第三差频短路电路。电感器41a、42a、43a可作为λ/4线路。电容器41b、42b、43b分别具有与电感器41a、42a、43a以差频Δf1、Δf2、Δf3成为串联谐振的电容C1、C2、C3。封装体10内的构成与图2所示的电路构成相同。

此时，在电感器、电容器以及谐振频率之间具有以下关系。

L1×C1＝1/(2πΔf1)²

L1×C2＝1/(2πΔf2)²

L1×C3＝1/(2πΔf3)²

图6是表示比较例2的微波功率放大器中的输出电路的差频阻抗的例子的图。在图6中与图3同样，以两轴作为对数表示而示出有从1MHz到1GHz的晶体管端观察输出电路侧的阻抗。在该电路构成的例子中，通过适当地设定L1和C1、C2以及C3，从而在5MHz、30MHz、100MHz这3个位置创建谐振点，与周边的频率下的阻抗相比，使5MHz、30MHz、100MHz附近的阻抗降低。其结果，可知200MHz中的阻抗为150Ω，与图3所示的阻抗相比降低。这样，100MHz阶的阻抗与在谐振频率附近，也与其周边频率下的值相比降低，但其绝对值不能降低至1MHz阶的值的程度。这是由于在从晶体管端到差频短路电路的连接点存在传输线路，由此对于100MHz阶的频率来说不能忽略在传输线路产生的反射相位，不能形成理想的短路点。另一方面，对于1MHz阶的频率来说，从晶体管端到差频短路电路的连接点的电长度看起来短至能够忽略的程度，能够形成大致理想的短路点。

图7是表示图5所示的比较例2的微波功率放大器中的IM3的模拟结果的例子的图。与图4同样，该模拟例计算失谐频率为200MHz的2波的输入信号被输入至晶体管时微波放大器的输出功率与IM3的关系。在图7中可知输出功率44dBm时的IM3的最差值为-17dBc。因此图7的结果可以说是与图4所示的IM3的最差值相比改善了2dB，但由于差频阻抗的降低不充分，因此还不能说改善量充分。

(比较例3)

接下来，为了解决上述的问题，考虑将差频短路电路直接与晶体管的漏极端子连接的情况，使得从晶体管端到差频短路电路的连接点的传输线路尽量缩短。但是供晶体管配置的晶体管芯片与供传输线路形成图案的基板S之间不存在仅用于配置电容器，并且使其接地的空间，因此不可能在所有的单位晶体管的漏极端子连接有差频短路电路。即使假设能够确保充分的空间，若在所有的单位晶体管的漏极端子连接有差频短路电路，则导致电路面积以及封装体尺寸扩大，制造部件的成本上升。因而仅在接近封装体10的侧壁部的晶体管Tr1、Tr4的漏极端连接差频短路电路。因此，在此作为比较例3考虑在公知的微波功率放大器中且在接近封装体10的侧壁的晶体管Tr1、Tr4的漏极端配置有差频短路电路时的电路构成、和其输出电路的差频阻抗。

图8是比较例3的微波功率放大器的电路图。在封装体10中配置有具有电感器51a和电容器51b的差频短路电路、以及具有电感器52a和电容器52b的差频短路电路。具有电感器51a和电容器51b的差频短路电路与接近封装体10的侧壁部的晶体管Tr1的漏极端连接。具有电感器52a和电容器52b的差频短路电路与接近封装体10的侧壁部的晶体管Tr4的漏极端连接。在封装体10的外侧配置有具有电感器31a和电容为C3的电容器31b的差频短路电路。另外，除差频短路电路以外，与图2所示的电路构成相同。

图9是表示比较例3的微波功率放大器中的输出电路的差频阻抗的例子的图。在图9中与图3同样，以两轴作为对数表示而示出从1MHz到1GHz的晶体管端观察输出电路侧的阻抗。虚线表示从接近封装体侧壁的单位晶体管观察的阻抗，实线表示从接近封装体中央的单位晶体管观察的阻抗。与图6同样，在5MHz、30MHz、100MHz这3个位置创建谐振点，使5MHz、30MHz、100MHz附近的阻抗与周边的频率下的值相比降低。其结果，200MHz中的阻抗在从接近封装体侧壁的单位晶体管观察的情况下为20Ω，若与图3所示的阻抗相比，大幅降低。但是另一方面，在从接近封装体中央的单位晶体管观察的情况下，200MHz中的阻抗为40Ω。另外可知从10MHz后半阶开始到100MHz阶的阻抗来看，因单位晶体管而不同。这是由于在接近封装体中央的单位晶体管中，不能忽略从晶体管端到差频短路电路的连接点为止的传输线路产生的反射相位。

(实施方式1的例子)

以与上述3个比较例进行比较的方式，考虑实施方式1中的输出电路的差频阻抗以及IM3。在实施方式1中，将谐振频率小到能忽略反射相位的程度的差频短路电路31配置于封装体10的外部，将具有不能忽略反射相位的谐振频率的差频短路电路11、12、21配置于封装体10的内部。例如，能够忽略反射相位的程度的谐振频率是指1MHz阶的频率，不能忽略反射相位的谐振频率是指10～100MHz阶的频率。根据一个例子，能够将谐振频率等于预先设定的特定谐振频率、或大于特定的谐振频率的差频短路电路搭载于封装体10，将谐振频率小于特定谐振频率的差频短路电路设置于封装体10外。这样的特定谐振频率例如为10MHz。。

在图1的例子中，将多个差频短路电路中的谐振频率最大的差频短路电路11、12配置于距晶体管Tr1、Tr2、Tr3、Tr4最近的位置，接着，将谐振频率较大的差频短路电路21配置于比差频短路电路11、12远离晶体管Tr1、Tr2、Tr3、Tr4的位置，将谐振频率最小的差频短路电路31配置于距晶体管Tr1、Tr2、Tr3、Tr4最远的位置。由此，多个差频短路电路11、12、21、31的谐振频率越远离多个晶体管Tr1、Tr2、Tr3、Tr4越小。

对于所有的晶体管Tr1、Tr2、Tr3、Tr4而言，配置于最接近晶体管Tr1、Tr2、Tr3、Tr4的位置的差频短路电路，配置于与两个晶体管连接的两个传输线路的合成点以后，使得从晶体管观察的输出电路的阻抗均匀。阻抗均匀不仅包含阻抗完全一致的情况，也包含阻抗实质上相同的情况。

其结果，在竞赛型电路的多个节点中的同一级的多个节点连接有谐振频率相等的差频短路电路。具体而言，在竞赛型电路的多个节点中的作为同一级的多个节点的合成点A1、A2分别连接有谐振频率相等的差频短路电路11、12。此时，差频短路电路的连接部位能够尽量接近传输线路的合成点，以便将反射相位的影响抑制到最小限度。

图10是表示实施方式1的功率放大器中的输出电路的差频阻抗的例子的图。在图10中与图3同样，以两轴作为对数表示而示出从1MHz到1GHz中的晶体管端观察输出电路侧的阻抗。在该电路构成的例子中，通过按上述顺序连接差频短路电路，从而能够在所配置的全部差频短路电路形成理想的短路点。其结果可知能够将创建谐振点的5MHz、30MHz、100MHz这3个位置附近的阻抗低降低至大致相同程度。另外，此时无论从哪个晶体管观察，阻抗的值都相等。其结果，200MHz下的阻抗无论哪个晶体管一律为20Ω，若与图3所示的阻抗相比较，则降低得较大。

图11是表示实施方式1的构成的IM3的模拟结果的例子的图。该模拟例与图4同样，计算失谐频率为200MHz的2波的输入信号输入到晶体管时微波放大器的输出功率与IM3的关系。在图11中可知输出功率44dBm时的IM3的最差值为-23dBc。该值是比图4所示的IM3的最差值改善了8dB左右的值。

如以上这样，根据实施方式1的结构，由于能够从Δf1到Δf3对所有的晶体管同等地降低从连接侧观察到的输出电路的阻抗，因此能够在从Δf1至Δf3的频带连续地抑制失谐频率所产生的失真电压成分。其结果，在避免大型化的现实的各元件的布局下，在期望的失谐频率变宽的情况下，能够从最小失谐频率至最大失谐频率防止失真特性的劣化。

将在从晶体管端到封装体端子T1之间连接的传输线路和作为λ/4线路的电感器，图案形成于同一基板上，由此能够减少部件数量。

实施方式1的功率放大器在不失去其特征的范围内能够进行各种变形。例如，虽然在实施方式1中，在封装体10中配置有3个差频短路电路，但能够一边考虑封装体10内的部件安装区域的制约、一边增减其数量。图12是变形例的功率放大器的电路图。在该例中，在最接近晶体管的传输线路的合成点A1、A2连接差频短路电路11、12，在合成点B1不连接差频短路电路。在封装体10中存在两个差频短路电路11、12。将电容器11b和电容器12b的电容设为C1。

在封装体10外设置有一个差频短路电路31。将电容器31b的电容设为C3。在将设置于封装体10中的差频短路电路11、12的谐振频率设为Δf1，将设置于封装体10外的差频短路电路31的谐振频率设为Δf3的情况下，满足Δf3＜Δf1，即C1＜C3。

在某个合成点连接有差频短路电路，并且在其他合成点不连接差频短路电路的情况，有助于功率放大器的小型化。

图1是其他变形例的功率放大电路的电路图。该功率放大电路具备补充用差频短路电路61、62。补充用差频短路电路61是与供差频短路电路11分流连接的节点亦即合成点A1分流连接的串联LC电路。补充用差频短路电路61具有电感器61a和电容器61b。补充用差频短路电路62是与供差频短路电路12分流连接的节点亦即合成点A2分流连接的串联LC电路。补充用差频短路电路62具有电感器62a和电容器62b。

在这样一个合成点能够连接多个差频短路电路。在图13的结构中，多个差频短路电路11、61、12、62、31的谐振频率越远离多个晶体管Tr1、Tr2、Tr3、Tr4越小。然而，对于与相同的合成点连接的差频短路电路11和补充用差频短路电路61而言，可以使谐振频率一致、也可以使谐振频率不同。对于与相同的合成点连接的差频短路电路12和补充用差频短路电路62而言，可以使谐振频率一致、也可以使谐振频率不同。补充用差频短路电路61、62的谐振频率大于比补充用差频短路电路61、62远离多个晶体管的差频短路电路31的谐振频率。

图14是其他变形例的功率放大电路的电路图。图14的功率放大电路是对图13的功率用放大电路施加漏极偏置施加用端子Vd2、Vd1，并除去端子T3的电路。漏极偏置施加用端子Vd2是经由补充用差频短路电路61的电感器61a、和与补充用差频短路电路61连接于相同的节点的差频短路电路11的电感器11a，并对多个放大元件中的至少两个放大元件施加漏极偏置的端子。漏极偏置施加用端子Vd1经由补充用差频短路电路62的电感器62a、和与补充用差频短路电路62连接在相同的节点的差频短路电路12的电感器12a，对多个放大元件中的至少两个放大元件施加漏极偏置的端子。

这样，能够将封装体内的λ/4线路有效地作为漏极偏置的施加路径利用。通过漏极偏置施加用端子Vd2，能够使电流在具有电感器61a和电感器11a的并联电路中流动，因此能够增大漏极电流的容许量。通过漏极偏置施加用端子Vd1，能够使电流在具有电感器62a和电感器12a的并联电路中流动，因此能够增大漏极电流的容许量。

例如，即使在没有图12所示的补充用差频短路电路的构成中，也可以设置有与差频短路电路的电感器连接的漏极偏置施加用端子。在该情况下，从漏极偏置施加用端子经由差频短路电路的电感器，能够对多个放大元件中的至少两个放大元件施加漏极偏置。

图15是其他变形例的功率放大电路的电路图。图15的功率放大电路是对图1的功率放大电路加入开路短截线OS1、OS2、OS3而成的电路。开路短截线OS1是一端连接在电感器11a与电容器11b之间的λ/4线路。开路短截线OS2是一端连接在电感器12a与电容器12b之间的λ/4线路。开路短截线OS3是一端连接在电感器21a与电容器21b之间的λ/4线路。λ/4线路是指功率放大器的动作频率的基本波频率的1/4波长线路。

通过配置开路短截线OS1、OS2、OS3，在放大器的动作频率中在开路短截线的基部形成有理想的短路点，因此能够使所连接的差频处理电路看起来更开放。由此，能够降低由差频处理电路的连接引起的对动作频率中的阻抗不匹配的影响，从而抑制基本特性的劣化。

对于以上例示的所有的功率放大器而言，可以一边考虑部件安装区域的制约、一边决定在一个节点连接几个差频短路电路、或将差频短路电路配置于封装体内或外。在上述的例子中，虽然在作为微波集成电路基板的基板S形成至少一个电感器和至少一个传输线路，但也可以由MMIC构成包含电感器、传输线路以及晶体管在内的所有的电路。

另外，在上述实施方式中，构成差频短路电路的电感器全部为具有电感L1的λ/4线路，但未必需要为λ/4线路，也不需要在所有的差频短路电路中统一电感。为了使差频短路电路的电容与电感的积成为所希望的值，也可以设定电感器和电容器的特性。上述的功率放大器可以作为微波、毫米波等放大高频信号的高频功率放大器提供。

在实施方式1提到的变形也能够应用于以下实施方式的功率放大器。

实施方式2.

图16是实施方式2的功率放大器的电路图。该功率放大器将实施方式1说明的技术特征应用于晶体管Tr1、Tr2、Tr3、Tr4的栅极侧。可以使实施方式1中说明的结构相对于晶体管反转输入输出，由此可得到实施方式2的功率放大器。实施方式2的竞赛型电路是具有传输线路TL1、TL2、TL3、TL4、TL5、TL6、TL7、TL8，并向多个放大元件分配输入信号的竞赛型分配电路。另外，在晶体管Tr1、Tr2、Tr3、Tr4的输出侧可连接在实施方式1中说明的竞赛型合成电路。实施方式2中的端子T2作为输入端子发挥功能，端子T3作为晶体管的栅极电压施加用端子发挥功能。也能够以晶体管的输入侧的电路来实现实施方式1说明的各种技术特征。

根据实施方式2的结构，在晶体管的输入侧具备在实施方式1中说明的差频短路电路，由此能够从Δf1至Δf3对所有的晶体管同等地降低从晶体管连接侧观察的输入电路的阻抗。因此，能够对从Δf1～Δf3的频带连续地抑制失谐频率所产生的失真电压成分。由此，即使在失谐频率变宽的情况下，也能够从最小失谐频率至最大失谐频率防止失真特性的劣化。

图17是变形例的功率放大器的电路图。该功率放大器的差频短路电路具备与电感器或电容器串联连接的电阻体。具体而言，差频短路电路11具有电阻体R1，差频短路电路12具有电阻体R1，差频短路电路21具有电阻体R2。差频短路电路11的电阻体R1连接在电感器11a与电容器11b之间，但只要与电感器11a或电容器11b串联连接即可，可以设置于其他位置。差频短路电路12的电阻体R1连接在电感器12a与电容器12b之间，但只要与电感器12a或电容器12b串联连接即可，可以设置于其他位置。差频短路电路21的电阻体R2连接在电感器21a与电容器21b之间，只要与电感器21a或电容器21b串联连接即可，可以设置于其他位置。通过电阻体R1、R2能够抑制不需要的振荡。

能够将上述的实施方式1、2的特征进行组合。

附图标记说明

Tr1、Tr2、Tr3、Tr4...晶体管；TL1、TL2、TL3、TL4、TL5、TL6、TL7、TL8...传输线路；11、12、21、31...差频短路电路。