具体实施方式

下面结合附图和具体实施例，进一步阐明本发明，应理解这些实例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

一种基于FPGA测试自适应进位延时链系数调节系统，如图1、2所示：包括模数信号转换与信号展宽电路、FPGA单元、网口模块、上位机、进位链级联连接模块、进位链模块、D触发器单元、寄存器，所述FPGA单元包括边缘检测模块、满时钟进位链模块、粗时钟计数模块、进位链计数模块，FPGA单元为FPGA最小系统板，用于实现进位链延时测时以及数据传输。其中：

所述模数信号转换与信号展宽电路用于对起始模拟信号进行数模信号转换，并将转换的信号进行展宽，得到初始TTL电平信号，并将得到初始TTL电平信号发送给FPGA单元。用于对结束模拟信号进行数模信号转换，并将转换的信号进行展宽，得到结束TTL电平信号，并将得到结束TTL电平信号发送给FPGA单元。所述模数信号转换与信号展宽电路包括模数信号转换模块和信号展宽模块，模数信号转换模块是为了适应各种电信号形式，信号展宽模块是为了适应不同的信号宽度。

所述边缘检测模块用于对初始TTL电平信号进行边缘定位，得到初始进位链边缘定位延时数据，并将初始进位链边缘定位延时数据发送给进位链计数模块。用于对结束TTL电平信号进行边缘定位，得到结束进位链边缘定位延时数据，并将结束进位链边缘定位延时数据发送给进位链计数模块。

所述满时钟进位链模块用于当边沿信号检测结束时，处理初始TTL电平信号得到满时钟初始TTL电平信号，并将得到的满时钟初始TTL电平信号发送给进位链计数模块进行满时钟检测计数。满时钟进位链模块用于实时传输满时钟在同一条进位链传输的进位链数量，用于实时校准进位链精度数据。

所述进位链计数模块用于根据初始进位链边缘定位延时数据进行边沿检测计数，得到最终边沿时钟个数T0，并将最终边沿时钟个数T0通过网口模块发送给上位机。用于根据满时钟初始TTL电平信号进行检测计数，得到满时钟进位链计数Tz，将满时钟进位链计数Tz通过网口模块发送给上位机。用于根据结束进位链边缘定位延时数据进行边沿检测计数，得到结束进位链边缘计数T1，并将结束进位链边缘计数T1通过网口模块发送给上位机。

所述粗时钟计数模块用于当边沿检测模块开始处理初始TTL电平信号对初始TTL电平信号开始计数，当进位链计数模块停止对结束进位链边缘定位延时数据进行边沿检测计数时，停止对结束TTL电平信号计数，得到粗时钟计数N，将粗时钟计数N通过网口模块发送给上位机。

所述网口传输模块用于上位机指令接收，并将接收到的上位机指令发送给FPGA单元。用于接收FPGA单元的延时链数据，并将接收到的延时链数据发送给上位机。

在本发明测试系统中：

时间测量 =粗精度时间个数时钟间隔 + 信号边沿进位链个数进位链精度

其中，

进位链精度 = 时钟间隔 ÷ 满时钟进位链个数。

为简化FPGA单元设计，本发明优选将两步计算放到上位机软件中，借助上位机软件强大并且简捷的方式进行数据处理，FPGA负责产生数据，以及传输数据，具体实施中如果有更强的实时性要求，在FPGA逻辑资源允许的情况下，可以在FPGA内部实现。

所述上位机用于接收网口模块上传的最终边沿时钟个数T0、整时钟进位链计数Tz、结束进位链边缘计数T1和粗时钟计数N，通过以下公式计算高精度测试时间：

其中，Ttof表示测试时间，Tclk表示经过PLL倍频后的时钟间隔。

PC上位机用于接收FPGA最小系统版的进位链测时数据以及上位机软件用于场景模拟和数据处理。

如图3所示，输入信号主要包含两部分，起始信号T_start和结束信号T_stop ，进位链测时是为了获取起始信号T_start 和结束信号T_stop之间的精准时间，需要测量的时间量主要包括高精度T_start和T_stop各自的边沿信号，以及粗时钟T_start与T_stop之间的时钟间隔。

如图4所示，所述进位链模块包括一条以上的进位链，所述D触发器单元包括一个以上的D触发器，所述进位链级联连接模块用于将进位链进行级联连接，每条进位链与连接一个D触发器，且所述进位链与D触发器一一对应。所述D触发器分别与寄存器连接。信号输入直接引入传给进位链，将信号板上走线约束到一条链上，每个链连接一级D触发器，用于记录每个时钟状态下的D触发器状态。

一种基于FPGA测试自适应进位延时链系数调节方法，包括以下步骤：

步骤1，当起始模拟信号有电平阈值超过既定电平阈值一（此既定电平阈值一可以通过数模转换模块调整）时，判定起始模拟信号有效，对起始模拟信号进行展宽，展宽参数可以通过信号展宽模块的电路阻容系数调整，展宽后的信号为初始TTL电平信号，将初始TTL电平信号输入给FPGA单元进行起始边沿进位链检测。

FPGA单元检测到起始模拟信号有效，边沿检测模块开始处理初始TTL电平信号，同时粗时钟计数开始对初始TTL电平信号计数。边沿检测模块检测完后输出初始进位链边缘定位延时数据，寄存器存下此时初始进位链边缘定位延时数据，并将初始进位链边缘定位延时数据发送给进位链计数模块进行边沿检测计数，得到最终边沿时钟个数T0，并将最终边沿时钟个数T0通过网口模块发送给上位机。

步骤2，当起始边沿信号进位链检测结束时，此时由于信号展宽，展宽周期远远大于整时钟周期，故当边沿信号检测结束时，开始进行满时钟计数检测：满时钟进位链模块开始处理初始TTL电平信号，并将处理后的初始TTL电平信号发送给进位链计数模块进行满时钟检测计数，得到满时钟进位链计数Tz，将满时钟进位链计数Tz通过网口模块发送给上位机。满时钟进位链计数和边沿信号进位链计数为同一模块，不同时刻的使用。满时钟计数检测的进位链产生和检测方法与边沿信号进位链检测一致。

步骤3，当结束模拟信号有电平阈值超过既定电平阈值二（此既定电平阈值二可以通过数模转换模块调整）时，判定结束模拟信号有效，对结束模拟信号进行展宽，展宽参数可以通过信号展宽模块的电路阻容系数调整，展宽后的信号为结束TTL电平信号，将结束TTL电平信号输入给FPGA单元进行结束边沿进位链检测。

FPGA单元检测到结束模拟信号有效，边沿检测模块开始处理结束TTL电平信号。边沿检测模块检测完后输出结束进位链边缘定位延时数据，寄存器存下此时结束进位链边缘定位延时数据，并将结束进位链边缘定位延时数据发送给进位链计数模块进行边沿检测计数，得到结束进位链边缘计数T1，同时粗时钟计数停止计数，得到粗时钟计数N。将结束进位链边缘计数T1和粗时钟计数N通过网口模块发送给上位机。

步骤4，所述上位机接收网口模块上传的最终边沿时钟个数T0、整时钟进位链计数Tz、结束进位链边缘计数T1和粗时钟计数N以及已知的FPGA软件经过PLL倍频后的时钟间隔Tclk，通过以下公式计算高精度测试时间：

其中，Ttof表示测试时间，Tclk表示经过PLL倍频后的时钟间隔。

上位机根据得到的结果进行场景模拟。

本发明所涉及的进位延时优化方法时间测试精度的提高有非常显著的效果。尤其时在一些环境恶劣的场景，效果更加明显。对于对时间精度要求比较高的场景，非常适合使用。进位链在传输过程中，受温度和电压变化波动影响。在传统进为链延时测试中，要得到高精度测试数据，需要降低温度以及电压的影响，需要外部加温控设备，稳压电路设计需要更加考究。本发明方法与传统的基于FPGA进位链延时测试方法相比，具有精度测时更高，资源使用增加少，对外部环境依赖性低，使用场景更加广泛等特点。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。