一种电浮硅无畸变异质dehfet器件及其制备方法
阅读说明：本技术 一种电浮硅无畸变异质dehfet器件及其制备方法 (Electro-floating silicon distortionless heterogeneous DEHFET device and preparation method thereof ) 是由 廖晨光 雷晓艺 戴扬 张云尧 张涵 马晓龙 赵武 于 2021-08-11 设计创作，主要内容包括：本发明公开了一种电浮硅无畸变异质DEHFET器件及其制备方法,所述方法包括：制备离子注入后的P型衬底；在离子注入后的P型衬底上形成碳掺杂缓冲区；在碳掺杂缓冲区上形成碳掺杂电浮动区；在碳掺杂电浮动区上形成屏蔽区；在屏蔽区上表面中部形成介电区,使得屏蔽区的两端上表面未被介电区覆盖；在介电区上形成栅电极；通过离子注入在碳掺杂电浮动区和屏蔽区的两端制作源电极和漏电极；在栅电极上表面以及介电区和栅电极的侧面制作氮化硅膜区；在P型衬底底部开设阱槽并在阱槽中制备阱槽石墨烯。利用本发明方法制备的电浮硅无畸变异质DEHFET器件,能够减少漏电极热电荷,有效抑制漏电极暂态电流,从而使得引发器件逻辑错误的几率减小。(The invention discloses an electrically floating silicon distortionless heterogeneous DEHFET device and a preparation method thereof, wherein the method comprises the following steps: preparing a P-type substrate after ion implantation; forming a carbon doped buffer region on the P-type substrate after the ion implantation; forming a carbon-doped electrically floating region on the carbon-doped buffer region; forming a shielding region on the carbon-doped electrically floating region; forming a dielectric region in the middle of the upper surface of the shielding region so that the upper surfaces of both ends of the shielding region are not covered by the dielectric region; forming a gate electrode on the dielectric region; manufacturing a source electrode and a drain electrode at two ends of the carbon-doped electric floating region and the shielding region by ion implantation; manufacturing a silicon nitride film region on the upper surface of the gate electrode and the side surfaces of the dielectric region and the gate electrode; and (3) forming a well groove at the bottom of the P-type substrate and preparing well groove graphene in the well groove. The electric floating silicon distortionless heterogeneous DEHFET device prepared by the method can reduce the electric leakage electrode thermal charge and effectively inhibit the drain electrode transient current, thereby reducing the probability of causing device logic error.)
技术领域
本发明属于半导体技术领域，具体涉及一种电浮硅无畸变异质DEHFET器件及其制备方法。
背景技术
在电磁损伤环境中工作的空间卫星、航天器和电子系统会受到带电粒子、宇宙射线和核电磁损伤的破坏。作为电子系统中的一种新型器件，DEHFET(电钳制范德华异质场效应管,Distortionless Electric Clamping of Van der Waals Heterojunction FieldEffect Transistor)具有高性能、高可靠性、工艺简单、与传统硅工艺兼容等优点，有望应用于未来高性能三维集成系统，为进一步提高集成电路性能开辟新的技术途径。
随着空间技术的飞速发展，电子系统的后续可靠性尤为重要。空间电磁损伤和核电磁损伤影响纳米电浮硅无畸变DEHFET器件及其集成电路的抗电磁损伤特性。单粒子电磁损伤效应对DEHFET器件的损伤机制不同于总剂量电磁损伤。DEHFET器件的高能单粒子轰击在靠近漏电极的耗尽端产生大量电子空穴对，导致器件失效，无法正常工作。因此，DEHFET器件抗单粒子瞬态效应的加固技术需求极为迫切。
因此，如何解决DEHFET器件失效的问题成为亟待解决的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种电浮硅无畸变异质DEHFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种电浮硅无畸变异质DEHFET器件的制备方法，包括：
制备离子注入后的P型衬底；
在所述离子注入后的P型衬底上形成碳掺杂缓冲区；
在所述碳掺杂缓冲区上形成碳掺杂电浮动区；
在所述碳掺杂电浮动区上形成屏蔽区；
在所述屏蔽区上表面中部形成介电区，使得所述屏蔽区的两端上表面未被所述介电区覆盖；
在所述介电区上形成栅电极；
通过离子注入在所述碳掺杂电浮动区和所述屏蔽区的两端制作源电极和漏电极；
在所述栅电极上表面以及所述介电区和栅电极的侧面制作氮化硅膜区；
在所述P型衬底底部开设阱槽并在所述阱槽中制备阱槽石墨烯。
在本发明的一个实施例中，制备离子注入后的P型衬底，包括：
选取P型掺杂硅衬底；
在P型掺杂硅衬底中注入硼离子并退火，获得注入硼离子的P型衬底；
在注入硼离子的P型衬底中注入氩离子并退火，获得离子注入后的P型衬底。
在本发明的一个实施例中，在所述离子注入后的P型衬底上形成碳掺杂缓冲区，包括：
以SiHCL2作为硅的气源，以CH4作为碳的气源，在离子注入后的P型衬底上制备碳掺杂缓冲区，其中，所述碳掺杂缓冲区中碳掺杂浓度从下至上按照0、15％、25％至35％的比例逐渐增加。
在本发明的一个实施例中，所述碳掺杂电浮动区的材料为SiC，碳掺杂浓度为35％。
在本发明的一个实施例中，在所述屏蔽区上表面中部形成介电区，包括：
利用化学气相淀积法在所述屏蔽区上生长氧化石墨层；
利用原子层淀积法在所述氧化石墨层上生长HfO2层，以形成由所述氧化石墨层和所述HfO2层组成的介电区。
在本发明的一个实施例中，在所述介电区上形成栅电极，包括：
在505～705摄氏度的温度条件下，在所述介电区上淀积石墨烯，以制备栅电极。
在本发明的一个实施例中，通过离子注入在所述碳掺杂电浮动区和所述屏蔽区的两端制作源电极和漏电极，包括：
在所述栅电极上涂布光刻胶，经过曝光和显影后形成光刻胶图形，光刻掩膜后对源电极和漏电极所在区域进行离子注入，以在所述碳掺杂电浮动区和所述屏蔽区两端制作源电极和漏电极，其中，所述源电极和所述漏电极的一部分均位于所述介电区下方。
在本发明的一个实施例中，在所述栅电极上表面以及所述介电区和栅电极的侧面制作氮化硅膜区，包括：
在705～905摄氏度温度条件下，以NH3为氮源，以SiH4为硅源，采用等离子体增强化学气相工艺在所述栅电极上表面及所述介电区和所述栅电极的侧面淀积氮化硅，以制备覆盖所述介电区和所述栅电极的氮化硅膜区。
在本发明的一个实施例中，在所述P型衬底底部开设阱槽并在所述阱槽中制备阱槽石墨烯，包括：
在所述P型衬底的底部涂布光刻胶，经过曝光和显影后形成光刻胶图形，对所述P型衬底进行刻蚀后形成阱槽；
在505～705摄氏度温度条件下，在所述阱槽中生长石墨烯，以制备阱槽石墨烯。
本发明的另一方面提供了一种电浮硅无畸变异质DEHFET器件，利用上述实施例中任一项所述的方法进行制备，所述电浮硅无畸变异质DEHFET器件包括P型衬底、碳掺杂缓冲区、碳掺杂电浮动区、屏蔽区、介电区、栅电极、源电极、漏电极、氮化硅膜区和阱槽石墨烯，其中，
所述P型衬底、所述碳掺杂缓冲区、所述碳掺杂电浮动区、所述屏蔽区、所述介电区和所述栅电极自下而上依次设置，所述屏蔽区的两侧未被所述介电区覆盖；
所述源电极和所述漏电极分别位于所述屏蔽区的两端，且其下端延伸到所述碳掺杂电浮动区内部，上表面的一部分均位于所述介电区的下方；
所述氮化硅膜区覆盖在所述栅电极上表面及所述介电区和所述栅电极的侧面；
所述阱槽石墨烯设置在所述P型衬底底部中心开设的阱槽中。
与现有技术相比，本发明的有益效果在于：
1、利用本发明方法制备的电浮硅无畸变异质DEHFET器件，当单个粒子轰击器件时，氮化硅膜中硅和氮之间的化学键相对稳定，对重离子具有一定的阻挡能力。当重离子的能量进入器件内部漏电极时，产生的电子-空穴对减少，少量电子被衬底区的阱槽石墨烯吸收，从而减少漏电极热电荷，降低漏电极的瞬态电流，导致器件逻辑错误发生的概率小。
2、利用本发明方法制备的电浮硅无畸变异质DEHFET器件，阱槽中的石墨烯具有导电性，收集产生的电子，从而降低漏电极的电子收集，降低漏电极的瞬态电流。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1为本发明实施例提供的一种电浮硅无畸变异质DEHFET器件的工艺方法的流程示意图；
图2a至图2j为本发明实施例提供的一种电浮硅无畸变异质DEHFET器件的工艺方法的过程示意图；
图3为本发明实施例提供的一种电浮硅无畸变异质DEHFET器件的结构示意图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种电浮硅无畸变异质DEHFET器件及其制备方法进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参见与说明之用，并非用来对本发明的技术方案加以限制。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
实施例一
请参见图1，请参照图1和图2a至图2i，图1是本发明实施例提供的一种电浮硅无畸变异质DEHFET器件的制备方法流程图；图2a至图2i是本发明实施例提供的一种电浮硅无畸变异质DEHFET器件的制备过程示意图。该DEHFET器件的制备方法包括：
步骤1、请参见图2a，制备离子注入的P型衬底1。
步骤1.1、选取P型轻掺杂硅衬底1。
其中，P型轻掺杂硅衬底1的厚度范围为305～405um。
步骤1.2、在P型轻掺杂硅衬底1中注入硼离子，在硼离子注入完成后进行退火处理，以获得注入硼离子的P型衬底1。
步骤1.3、在注入硼离子的P型衬底1中注入氩离子，在氩离子注入完成后进行退火处理，以获得所述离子注入后的P型衬底1。
具体地，首先对选取的P型掺杂硅衬底注入硼离子，注入能量为905Kev，注入浓度为6×1012cm-3-8×1012cm-3，注入完成后，在氮气环境及905摄氏度温度条件下退火30分钟，形成轻掺杂；随后对注入硼离子的P型衬底1进行氩离子注入，注入能量为45Kev，注入浓度为2×1012cm-3，注入完成后，在氮气环境及905摄氏度温度条件下退火2小时，这样使得后面将要生长的碳掺杂缓冲区2缺陷减少。
步骤2、请参照图2b，在离子注入后的P型衬底1上形成碳掺杂缓冲区2。
具体地，采用减压外延生长工艺在离子注入后的P型衬底1上制备碳掺杂缓冲区2，其中，碳掺杂缓冲区2的材料为SiC，其中碳掺杂浓度从下至上按照0、15％、25％至35％的比例逐渐增加。这里所述的减压外延生长是指在低于一个大气压下进行化学气相外延生长。
在一个具体实施例中，采用减压外延生长工艺，以SiHCL2作为硅的气源，以CH4作为碳的气源制备碳掺杂缓冲区2。为降低位错密度和表面粗糙度，采用低温环境605摄氏度、压强为105托、生长速率为105nm/min的条件，在离子注入后的P型衬底1上制备碳掺杂从下至上依次增加的碳掺杂缓冲区2，这种生长方式使得晶体缺陷不易向表面扩散，可保证获得高质量的碳掺杂缓冲区2。本实施例设定碳掺杂浓度在0、15％、25％、35％范围内逐渐增加，这样渐变的碳掺杂浓度可有效降低晶体失配位错密度，下述屏蔽区产生的张应力程度较好。
优选地，碳掺杂缓冲区2的厚度范围为2～3μm。
步骤3、请参见图2c，在碳掺杂缓冲区2上形成碳掺杂电浮动区3。
具体地，利用低能等离子增强化学气相淀积(Low energy plasma enhancedchemical vapor deposition，LEPECVD)和固态源分子束外延技术方法在步骤2所制备的碳掺杂缓冲区2上生长碳掺杂恒定的碳掺杂电浮动区3，碳掺杂电浮动区3的材料为SiC。碳掺杂电浮动区3的生长环境是低温605摄氏度、压强105托。
在本实施例中，碳掺杂电浮动区3的碳掺杂浓度为35％。碳掺杂电浮动区3的C成分为35％时，碳掺杂缓冲区2的弛豫程度较好，位错密度低。
优选地，碳掺杂电浮动区3的厚度范围为505～605nm。
步骤4、请参见图2d，在碳掺杂电浮动区3上制备屏蔽区4。
具体地，屏蔽区4通过外延沉积法在步骤3制备的碳掺杂电浮动区3上外延生长，沉积温度和时间为:605摄氏度低温退火1小时。本实施例的屏蔽区4材料为多壁碳纳米管。由于碳掺杂电浮动区3和硅的晶格常数不同，外延生长的多壁碳纳米管将沿着碳掺杂电浮动区3的晶格生长，多壁碳纳米管层间距和晶格将被拉伸，从而在屏蔽区4中形成双轴拉伸应变区。在拉应力的作用下，电导有效质量的减小和谷间散射的减小提高电子的迁移率，从而提高器件的驱动能力。
优选地，屏蔽区4的厚度范围为10～25nm。
步骤5、请参见图2e，在屏蔽区4上表面中部形成介电区5，使得屏蔽区4的两端上表面未被介电区5覆盖，本实施例的介电区5包括氧化石墨层和HfO2层。
具体地，步骤5包括：
步骤5.1、利用化学气相淀积法在屏蔽区4上生长氧化石墨层。
步骤5.2、利用原子层淀积法在氧化石墨层上生长HfO2层，以获得由氧化石墨层和HfO2层组成的介电区5。
在本实施例中，首先利用化学气相淀积方法在屏蔽区4的部分表面上生长氧化石墨层，以露出屏蔽区4的两端上表面部分，其中，氧化石墨层的生长温度为605～805摄氏度，氧化石墨层厚度范围为6～14nm。随后，采用原子层淀积方法在氧化石墨层上生长HfO2层，以制备由氧化石墨层和HfO2层组成的介电区5，HfO2层的生长温度为605～805摄氏度，HfO2层厚度范围为4～6nm。由于HfO2介电常数较大，由氧化石墨和HfO2两种材料组成的介电区厚度减小，可以满足小尺寸器件等比例缩小的原则。
优选地，介电区5的厚度范围为10～25nm。
步骤6、请参见图2f，在介电区5上形成栅电极6。
具体地，利用传统沉积工艺在步骤5所制备的介电区5上生长石墨烯，以制备栅电极6，栅电极6的生长温度为505～705摄氏度。
优选地，栅电极6的厚度范围为30～55nm。
步骤7、请参见图2g，通过离子注入在碳掺杂电浮动区3和屏蔽区4的两端制作源电极7和漏电极8。
具体地，在栅电极6上涂布光刻胶，经过曝光和显影后形成光刻胶图形，光刻掩膜后对源电极7和漏电极8所在区域进行离子注入，以在碳掺杂电浮动区3和屏蔽区4中间区两端形成源电极区域和漏电极区域；
接着，在所述源电极区域和所述漏电极区域同时注入磷离子，掺杂浓度为5×1019cm-3～5×1020cm-3，能量为150～205Kev，对源电极7和漏电极8进行N型重掺杂。本实施例的源电极7和漏电极8分别位于屏蔽区4的两端，且其下端延伸到碳掺杂电浮动区3内部，源电极7和漏电极8的一部分均位于介电区5下方，即均被介电区5所覆盖。
优选地，源电极7和漏电极8的厚度范围为50～65nm。
步骤8、请参见图2h，在栅电极6上表面以及介电区5和栅电极6的侧面制备氮化硅膜区9，以覆盖介电区5和栅电极6。
具体地，在705～905摄氏度温度条件下，采用等离子体增强化学气相工艺在栅电极6上表面及介电区5和栅电极6的侧面淀积氮化硅，以制备覆盖介电区5和栅电极6的氮化硅膜区9，其中，氮源为NH3，流量为5cm3/min，硅源为SiH4，流量为120cm3/min，生长速率为105nm/min。在该环境中生长的氮化硅膜具有高硬度，并且氮和硅之间的化学键更稳定。当外部高能单粒子轰击器件时，最外区的氮化硅区对范德瓦尔斯器件的内部结构具有保护作用，增强器件的抗辐照能力。随着氮化硅膜区厚度的增加，重离子入射到器件后的电离能损失和入射深度减小，器件漏电极的瞬态电流减小。
优选地，氮化硅膜区9的厚度范围为105～205nm。
步骤9、请参见图2i，在P型衬底1底部制备阱槽石墨烯10。
在本实施例中，步骤9具体包括：
步骤9.1、在P型衬底1的底部涂布光刻胶，经过曝光和显影后形成光刻胶图形，对P型衬底1的底部中间进行刻蚀后形成阱槽。
步骤9.2、在505～705摄氏度温度条件下，在所述阱槽中生长石墨烯，以制备阱槽石墨烯10。
在本实施例中，在阱槽中填充石墨烯原因如下：首先石墨烯具备半金属及半导体特征，可作为良导体；其次，通过调制石墨烯中碳掺杂浓度可改变其金属功函数，同时调控石墨烯与P型衬底界面的临界电压。基于这种结构，当重离子轰击器件时，器件表面的氮化硅膜区造成一部分重离子能量损失，剩余能量在敏感端即漏电极耗尽端与电子和空穴形成等离子体柱，电子和空穴被P型衬底吸收并被漏电极收集。此时，阱槽中的石墨烯具有导电性，收集产生的电子，从而减少漏电极的收集，降低漏电极的瞬态电流。
优选地，阱槽石墨烯10的厚度范围为120～185nm。
在本实施例中，在步骤9之后还包括：
步骤10、请参见图2j，对源电极7、漏电极8、栅电极6及P型衬底1实施刻蚀，形成孔槽11，随后在对孔槽11进行金属Ni淀积，其次，在该器件待固定的晶圆表面淀积硼磷硅玻璃钝化区，之后对淀积金属Ni的位置进行互连线刻蚀。
利用本实施例制备的电浮硅无畸变异质DEHFET器件，当单个粒子轰击器件时，氮化硅膜中硅和氮之间的化学键相对稳定，对重离子具有一定的阻挡能力。当重离子的能量进入器件内部漏电极的敏感端域时，产生的电子-空穴对减少，少量电子被衬底区的阱槽石墨烯吸收，从而减少漏电极热电荷，降低漏电极的瞬态电流，导致器件逻辑发生的概率小。此外，阱槽中的石墨烯具有导电性，收集产生的电子，从而降低漏电极的电子收集，降低漏电极的瞬态电流。
实施例二
本实施例在上述实施例的基础上提供一种电浮硅无畸变异质DEHFET器件。请参见图3，图3为本发明实施例提供的一种电浮硅无畸变异质DEHFET器件的结构示意图。该电浮硅无畸变异质DEHFET器件包括P型衬底1、碳掺杂缓冲区2、碳掺杂电浮动区3、屏蔽区4、介电区5、栅电极6、源电极7、漏电极8、氮化硅膜区9和阱槽石墨烯10。
P型衬底1、碳掺杂缓冲区2、碳掺杂电浮动区3、屏蔽区4、介电区5和栅电极6自下而上依次设置，介电区5覆盖在屏蔽区4的中部，使得屏蔽区4的两端一部分表面未被覆盖。本实施例的源电极7和漏电极8分别位于屏蔽区4的两端，且其下端延伸到碳掺杂电浮动区3内部，上表面的一部分均被介电区5所覆盖。氮化硅膜区9覆盖在栅电极6上表面以及介电区5和栅电极6的侧面。阱槽石墨烯10设置在P型衬底1底部中心开设的阱槽中。
碳掺杂缓冲区2的材料为SiC，其中碳掺杂浓度从下至上按照0、15％、25％至35％的比例逐渐增加。碳掺杂电浮动区3具有恒定的碳掺杂浓度35％。本实施例的介电区5包括氧化石墨层和HfO2层。
优选地，P型轻掺杂硅衬底1的厚度范围为305～405um，碳掺杂缓冲区2的厚度范围为2～3μm，碳掺杂电浮动区3的厚度范围为505～605nm，屏蔽区4的厚度范围为10～25nm，介电区5的厚度范围为10～25nm，栅电极6的厚度范围为30～55nm，源电极7和漏电极8的厚度范围为50～65nm，氮化硅膜区9的厚度范围为105～205nm，阱槽石墨烯10的厚度范围为120～185nm。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
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