半导体结构的形成方法
阅读说明：本技术 半导体结构的形成方法 (Method for forming semiconductor structure ) 是由 郑二虎 于 2020-05-12 设计创作，主要内容包括：一种半导体结构的形成方法,其特征在于,包括：提供初始衬底,所述初始衬底包括若干无效区,以及包围所述无效区的有效区；在所述无效区的初始衬底内形成切割层；在所述初始衬底表面形成若干第一掩膜结构,至少1个第一掩膜结构横跨所述切割层；以所述第一掩膜结构为掩膜,刻蚀所述切割层和初始衬底,直至形成衬底、若干位于衬底上的第一鳍部结构、以及若干位于衬底上的第一伪鳍结构；在形成所述第一鳍部结构和第一伪鳍结构后,去除若干所述第一伪鳍结构。从而,提高了半导体结构的性能。(A method of forming a semiconductor structure, comprising: providing an initial substrate, wherein the initial substrate comprises a plurality of invalid regions and an active region surrounding the invalid regions; forming a cutting layer in the initial substrate of the invalid region; forming a plurality of first mask structures on the surface of the initial substrate, wherein at least 1 first mask structure spans the cutting layer; etching the cutting layer and the initial substrate by taking the first mask structure as a mask until a substrate, a plurality of first fin structures located on the substrate and a plurality of first pseudo fin structures located on the substrate are formed; and after the first fin part structure and the first pseudo fin structure are formed, removing a plurality of first pseudo fin structures. Thus, the performance of the semiconductor structure is improved.)
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体器件的高度集成，金属-氧化物-半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
为了克服短沟道效应，提出了鳍式场效应晶体管的立体器件结构，鳍式场效应晶体管是具有鳍型沟道结构的晶体管，鳍式场效应晶体管利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流。在鳍式场效应晶体管的制造工艺中，鳍的制造是非常重要的部分。
然而，现有的半导体结构的性能仍然较差。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，提高切割层和第一鳍部结构的图形精度，并且减少了半导体结构的缺陷，以提高半导体结构的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供初始衬底，所述初始衬底包括若干无效区，以及包围所述无效区的有效区；在所述无效区的初始衬底内形成切割层，所述初始衬底表面暴露出所述切割层表面；在所述无效区和有效区表面形成若干第一掩膜结构，至少1个第一掩膜结构横跨所述切割层；以所述第一掩膜结构为掩膜，刻蚀所述切割层和初始衬底，直至形成衬底、若干位于衬底上的第一鳍部结构、以及若干位于衬底上的第一伪鳍结构，所述第一鳍部结构相互分立且位于所述有效区中，所述第一伪鳍结构位于所述无效区中；在形成所述第一鳍部结构和第一伪鳍结构后，去除若干所述第一伪鳍结构。
可选的，形成所述切割层的方法包括：在所述初始衬底表面形成第二掩膜结构，所述第二掩膜结构暴露出所述无效区的初始衬底表面。
可选的，所述第二掩膜结构包括第二掩膜层；形成所述第二掩膜层的方法包括：在所述有效区和无效区表面形成第二掩膜材料层；在所述第二掩膜材料层表面形成第二光阻层，所述第二光阻层暴露出所述无效区上的第二掩膜材料层表面；以所述第二光阻层为掩膜，刻蚀所述第二掩膜材料层，直至暴露出所述初始衬底表面。
可选的，所述第二掩膜层的材料包括旋涂碳。
可选的，所述第二掩膜结构还包括第二硬掩膜层，所述第二掩膜层位于所述第二硬掩膜层表面；形成所述第二硬掩膜层的方法包括：在形成所述第二掩膜材料层之前，在所述有效区和无效区表面形成第二硬掩膜材料层；在刻蚀所述第二掩膜材料层后，继续刻蚀所述第二硬掩膜材料层，直至暴露出所述初始衬底表面。
可选的，所述第二硬掩膜层的材料包括氧化硅、氮氧化硅、碳氧化硅、硅或者氮化硅中的一种或多种的组合。
可选的，还包括：在形成所述第二光阻层之前，在所述第二掩膜材料层表面形成抗反射层。
可选的，形成所述切割层的方法还包括：以所述第二掩膜结构为掩膜刻蚀所述初始衬底，以在所述无效区内形成第一开口；在所述第一开口内形成所述切割层。
可选的，所述形成第一开口的刻蚀工艺，对所述初始衬底的材料和所述第二掩膜层的材料的刻蚀选择比在5:1以上。
可选的，在所述第一开口内形成所述切割层的方法包括：在所述初始衬底表面以及所述第一开口内形成切割材料层，形成所述切割材料层的工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或者外延生长工艺中的一种；平坦化所述切割材料层，直至暴露出所述初始衬底表面。
可选的，形成所述切割层的方法还包括：以所述第二掩膜结构为掩膜，对所述无效区的初始衬底进行离子掺杂工艺。
可选的，所述离子掺杂工艺包括离子注入工艺。
可选的，所述离子注入工艺的工艺参数包括：注入的剂量范围为1.0e16atom/cm3～1.0e20atom/cm3；注入能量的范围为10KeV～200KeV。
可选的，所述切割层的材料包括氮化硅、氧化硅、硅锗和磷化硅中的一种或多种的组合。
可选的，所述第一掩膜结构的材料包括氧化硅、氮氧化硅、碳氧化硅和氮化硅中的一种或多种的组合。
可选的，所述刻蚀切割层和初始衬底的刻蚀工艺，对所述切割层的材料和第一掩膜结构的材料的刻蚀选择比在3:1以上。
可选的，形成若干所述第一掩膜结构的工艺包括多重自对准图形工艺。
可选的，形成若干所述第一掩膜结构的方法包括：在所述有效区的初始衬底和无效区的切割层表面形成第一掩膜材料层；在所述第一掩膜材料层表面形成若干相互分立的第一芯模结构；在每个所述第一芯模结构的侧壁面形成第一侧墙；以所述第一侧墙为掩膜，刻蚀所述第一掩膜材料层，直至暴露出所述切割层表面和初始衬底表面。
可选的，形成所述第一侧墙的方法包括：在所述第一掩膜材料层表面和所述第一芯模结构表面形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出所述第一掩膜材料层表面和所述第一芯模结构顶面。
可选的，形成所述第一芯模结构的方法包括：在所述第一掩膜材料层表面形成第一芯模材料层；在所述第一芯模材料层表面形成第一光阻层，所述第一光阻层暴露出部分所述第一芯模材料层表面；以所述第一光阻层为掩膜，刻蚀所述第一芯模材料层，直至暴露出所述第一掩膜材料层表面。
可选的，形成所述第一芯模结构的方法包括：在所述第一掩膜材料层表面形成第一芯模材料层；在所述第一芯模材料层表面形成若干相互分立的第二芯模结构；在所述第二芯模结构侧壁面形成第二侧墙；以所述第二侧墙为掩膜，刻蚀所述第一芯模材料层，直至暴露出所述第一掩膜材料层表面。
可选的，所述第一芯模结构的材料包括非晶硅、氮化硅、氧化硅、非晶碳和光刻胶中的一种或多种的组合。
可选的，所述第一侧墙的材料包括：氧化硅、氮化硅、硅和氧化钛中的一种或多种的组合。
可选的，还包括：在形成所述第一掩膜材料层之前，在所述有效区的初始衬底和无效区的切割层表面形成第一保护材料层；在刻蚀所述第一掩膜材料层后，继续刻蚀所述第一保护材料层，直至暴露出所述切割层表面和初始衬底表面，以形成第一保护层。
可选的，所述第一保护层的材料包括氧化硅。
可选的，，所述刻蚀工艺包括湿法刻蚀工艺或者等离子体刻蚀工艺。
可选的，去除所述第一伪鳍结构的工艺包括刻蚀工艺，在该刻蚀工艺中，对所述第一伪鳍结构的材料和所述衬底的材料的刻蚀选择比在5:1以上。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，由于初始衬底包括若干无效区，以及包围所述无效区的有效区，并且，形成相互分立且位于所述有效区中的第一鳍部结构，以及位于所述无效区中的第一伪鳍结构，即，在第一鳍部结构的延伸方向上，第一伪鳍结构与第一鳍部结构相连，并且，在形成所述第一鳍部结构和第一伪鳍结构后，去除若干所述第一伪鳍结构，因此，在第一鳍部结构的延伸方向上，无效区两侧的第一鳍部结构能够被所述第一伪鳍结构间隔开，从而，形成长度较短的第一鳍部结构，以提高半导体结构的集成度。在此基础上，由于在形成第一掩膜结构之前，在无效区的初始衬底内形成切割层，因此，第一方面，减少了后续刻蚀、清洗工艺对切割层的影响，以提高切割层的图形精度，并且，减少了后续其他图形化层的精度以及后续刻蚀、清洗工艺，对用于形成切割层图形的光阻层图形的套刻精度影响，增大了形成切割层的工艺的工艺窗口大小，从而，提高了半导体结构的性能；第二方面，能够直接通过一个图形化层形成第一掩膜结构，以通过第一掩膜结构形成第一鳍部结构，减少了形成第一掩膜结构的图形化层数量、简化了形成第一掩膜结构的图形化过程，从而提高了第一掩膜结构的图形精度，使得第一鳍部结构的图形精度得到提高，进而，提高了半导体结构的性能；第三方面，简化形成第一掩膜结构的图形化过程，还能够减少图形化过程中，对形成第一掩膜结构的图形化层的刻蚀和清洗次数，因此，减少了在所述刻蚀和清洗过程中产生的残留物污染，使得能够减少半导体结构的缺陷，并且，还减少了所述刻蚀引起的过刻蚀，从而减少了所述过刻蚀的向下传递，进而，提高第一鳍部结构的图形精度，提高了半导体结构的性能；第四方面，去除若干所述第一伪鳍结构时，可以通过选择切割层的材料，即选择第一伪鳍结构的材料，以增加去除第一伪鳍结构的刻蚀工艺，对第一鳍部结构材料和第一伪鳍结构材料的刻蚀选择比，减小所述刻蚀工艺对第一鳍部结构表面的损伤，以提高第一鳍部结构的图形精度，并且，减少刻蚀过程中第一伪鳍结构的残留物污染，以减少半导体结构的缺陷，从而，提高了半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
图4至图22是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
如背景技术所述，半导体结构的性能仍然较差。现结合具体的实施例进行分析说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底10，所述衬底10包括若干无效区I；在所述衬底10表面形成第一掩膜材料层20；在所述第一掩膜材料层20表面形成初始第二掩膜层30；在所述初始第二掩膜层30表面和第一掩膜材料层20表面形成切割材料层50；在切割材料层50表面形成光阻层51，所述光阻层51暴露出无效区I的切割材料层50的表面。
形成所述初始第二掩膜层30的工艺包括自对准多重图案形成工艺。
请参考图2，以所述光阻层51为掩膜，刻蚀所述切割材料层50和初始第二掩膜层30，直至暴露出第一掩膜材料层20表面，以形成第二掩膜层40和切割层(未图示)；在形成所述第二掩膜层40后，去除所述切割层和光阻层51。
请参考图3，在去除所述切割层和光阻层51后，以所述第二掩膜层40为掩膜，刻蚀第一掩膜材料层20，直至暴露出衬底10表面，以形成第一掩膜层21；在形成所述第一掩膜层21后，以所述第一掩膜层21为掩膜，刻蚀衬底10，以在衬底10上形成若干相互分立的鳍部结构11。
然而，在上述方法中，形成初始第二掩膜层30的刻蚀工艺的偏差，不仅导致初始第二掩膜层30的图形容易出现偏差，同时，受到该偏差的影响，光阻层51的图形精度也受到影响，不仅如此，光阻层51的图形精度还受到，用于形成初始第二掩膜层30的光阻层图形精度偏差的影响，因此，一方面，光阻层51的图形精度(包括套刻精度)较差，另一方面，形成光阻层51时受到制约较多，导致形成光阻层51的工艺窗口较小，从而，最终形成的鳍部结构11的图形精度低，半导体结构的性能较差。
此外，在以所述光阻层51为掩膜，刻蚀所述切割材料层50和初始第二掩膜层30的过程中，刻蚀工艺容易对第一掩膜材料层20表面过刻蚀，不仅导致对第一掩膜材料层20表面造成损伤，降低第一掩膜层21的图形精度，所述过刻蚀还容易向下传递，导致鳍部结构11的图形精度受到影响，从而，使得半导体结构的性能较差。不仅如此，在去除切割层和光阻层51的过程中，为了减小清洗工艺对第二掩膜层40的损伤，清洗工艺的强度较小，因此，在去除切割层和光阻层51后，第一掩膜材料层20表面容易具有切割层和光阻层51的残留物污染，从而，增加了半导体结构的缺陷，导致半导体结构的性能较差。综上，半导体结构的性能仍然较差。
为解决所述技术问题，本发明实施例提供了一种半导体结构的形成方法，通过在形成第一鳍部结构之前，在无效区内形成切割层，并且，在形成第一鳍部结构和第一伪鳍结构后，去除若干第一伪鳍结构，从而，提高了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图22是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图4和图5，图4是本发明实施例中半导体结构的俯视结构示意图，图5是图4在X-X1方向上的剖面结构示意图，提供初始衬底100，所述初始衬底100包括若干无效区B，以及包围所述无效区B的有效区A。
所述初始衬底100的材料为半导体材料。
在本实施例中，所述初始衬底100的材料为硅。
在其他实施例中，所述初始衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
后续，在所述无效区B的初始衬底100内形成切割层，所述初始衬底100表面暴露出所述切割层表面。具体形成所述切割层的过程请参考图6至图12。
请参考6和图7，图6是在图4基础上的俯视结构示意图，图7是图6在X-X1方向上的剖面结构示意图，在所述有效区A和无效区B表面形成第二硬掩膜材料层111；在所述第二硬掩膜材料层111表面形成第二掩膜材料层112；在所述第二掩膜材料层112表面形成第二光阻层120，所述第二光阻层120暴露出所述无效区B上的第二掩膜材料层112表面。
所述第二硬掩膜材料层111用于为后续形成第二硬掩膜层提供材料。
所述第二硬掩膜材料层111的材料包括氧化硅、氮氧化硅、碳氧化硅、硅或者氮化硅中的一种或多种的组合。相应的，所述第二硬掩膜层的材料包括氧化硅、氮氧化硅、碳氧化硅、硅或者氮化硅中的一种或多种的组合。
由于所述第二硬掩膜层的材料具有较高的硬度，因此，所述第二硬掩膜层的材料在图形传递过程中损耗较小，从而，有利于在图形传递的过程中，提高图形精度。综上，通过所述第二硬掩膜层，能够提高后续形成的切割层的图形精度。
所述第二掩膜材料层112，一方面，用于为后续形成第二掩膜层提供材料，另一方面，还用于在形成第二光阻层120的光刻工艺过程中，增加抗反射的效果，从而提高第二光阻层120的图形精度。
在本实施例中，所述第二掩膜材料层112的材料包括旋涂碳。相应的，所述第二掩膜层的材料包括旋涂碳。由于旋涂碳的填充性和流动性较好，因此，能够提高第二掩膜材料层112的平整度，有利于形成图形精度较高的第二光阻层120，以提高半导体结构的性能。
在本实施例中，可在形成所述第二光阻层120之前，在所述第二掩膜材料层112表面形成抗反射层121。从而，通过抗反射层121，能够在形成第二光阻层120的光刻工艺过程中，增加抗反射的效果，从而提高第二光阻层120的图形精度。
所述抗反射层121包括：薄硅抗反射层(Si-ARC)、有机材料底部抗反射层(organicBARC)、介质抗反射层(DARC)或者有机底部抗反射层和介质抗反射层的组合。
需要说明的是，在本实施例中，由于在形成所述第二光阻层120之前，在所述第二掩膜材料层112表面形成抗反射层121，因此，所述第二光阻层120暴露出所述无效区B上的第二掩膜材料层112表面是指，所述第二光阻层120暴露出所述无效区B上的抗反射层121表面。
在其他实施例中，不形成所述抗反射层。
请参考图8和图9，图8是在图6基础上的俯视结构示意图，图9是图8在X-X1方向上的剖面结构示意图，以所述第二光阻层120为掩膜，刻蚀所述第二掩膜材料层112，以形成第二掩膜层114；在刻蚀所述第二掩膜材料层112后，继续刻蚀所述第二硬掩膜材料层111，直至暴露出所述初始衬底100表面，以形成第二硬掩膜层113，所述第二掩膜层114位于所述第二硬掩膜层113表面。
在本实施例中，所述第二硬掩膜层113和所述第二掩膜层114构成第二掩膜结构110，所述第二掩膜结构110位于所述初始衬底100表面，且暴露出所述无效区B的初始衬底100表面。
在本实施例中，刻蚀所述第二硬掩膜材料层111和第二掩膜材料层112的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，在形成所述第二掩膜结构110后，去除所述抗反射层121和第二光阻层120。
请参考图10和图11，图10是在图8基础上的俯视结构示意图，图11是图10在X-X1方向上的剖面结构示意图，以所述第二掩膜结构110为掩膜，刻蚀所述初始衬底100，以在所述无效区B内形成第一开口103。
在本实施例中，形成第一开口103的刻蚀工艺，对所述初始衬底100的材料和所述第二掩膜层114的材料的刻蚀选择比在5:1以上。
形成所述第一开口103的刻蚀工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，形成所述第一开口103的刻蚀工艺为干法刻蚀工艺，所述干法刻蚀工艺采用的气体包括CxFy、CxHyFz、CxHy、H2、O2、SO2、COS、He、Ar和N2中的一种或者多种的组合。
在本实施例中，在形成所述第一开口103后，去除所述第二掩膜结构110。
请参考图12，图12是与图10沿相同方向上的俯视结构示意图，在所述第一开口103内形成切割层130。
所述切割层130用于后续为形成第一伪鳍结构提供材料。
在本实施例中，在所述第一开口103内形成所述切割层130的方法包括：在所述初始衬底100表面以及所述第一开口103内形成切割材料层(未图示)；平坦化所述切割材料层，直至暴露出所述初始衬底100表面。
在本实施例中，形成所述切割材料层的工艺包括：化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或者外延生长工艺中的一种。
在本实施例中，所述切割层130的材料包括氮化硅、氧化硅、硅锗和磷化硅中的一种或多种的组合。
在本实施例中，平坦化所述切割材料层的方法包括：化学机械平研磨工艺、湿法刻蚀工艺或者干法刻蚀工艺。
在其他实施例中，形成切割层的方法还包括：在形成第二掩膜结构后，以所述第二掩膜结构为掩膜，对无效区的初始衬底进行离子掺杂工艺，所述离子掺杂工艺包括离子注入工艺，所述离子注入工艺的工艺参数包括：注入的剂量范围为1.0e16atom/cm3～1.0e20atom/cm3；注入能量的范围为10KeV～200KeV。
一方面，后续去除切割层的刻蚀过程中，通过离子掺杂工艺能够增大该刻蚀工艺对切割层与初始衬底的刻蚀选择比；另一方面，由于采用离子掺杂工艺直接在初始衬底内形成切割层，因此，减少了形成切割层的步骤，即，无需在形成切割层前，在初始衬底内形成开口，并在该开口内以及初始衬底表面形成切割材料层后，平坦化该切割材料层。从而，减少了半导体制程的时间和复杂度。
后续，在所述无效区B和有效区A表面形成若干第一掩膜结构，至少1个第一掩膜结构横跨所述切割层130。在本实施例中，形成若干所述第一掩膜结构的工艺包括多重自对准图形工艺。具体形成所述第一掩膜结构的过程请参考图13至图18。
请参考图13和图14，图13是在图12基础上的俯视结构示意图，图14是图13在X-X1方向上的剖面结构示意图，在所述有效区A的初始衬底100和无效区B的切割层130表面形成第一掩膜材料层140；在所述第一掩膜材料层140表面形成第一芯模材料层150；在形成所述第一芯模材料层150后，在所述第一芯模材料层150表面形成若干相互分立的第二芯模结构160；在所述若干相互分立的第二芯模结构160侧壁面形成第二侧墙161。
所述第一掩膜材料层140为后续形成第一掩膜结构提供材料。
在本实施例中，形成所述第一掩膜材料层140的工艺包括化学气相沉积工艺、外延生长工艺或者原子层沉积工艺。
在本实施例中，所述第一掩膜材料层140的材料包括氧化硅、氮氧化硅、碳氧化硅和氮化硅中的一种或多种的组合。相应的，所述第一掩膜结构的材料包括氧化硅、氮氧化硅、碳氧化硅和氮化硅中的一种或多种的组合。
所述第一芯模材料层150为后续形成第一芯模结构提供材料。
在本实施例中，形成所述第一芯模材料层150的工艺包括化学气相沉积工艺、外延生长工艺或者原子层沉积工艺。
在本实施例中，所述第一芯模材料层150的材料包括非晶硅、氮化硅、氧化硅、非晶碳和光刻胶中的一种或多种的组合。相应的，所述第一芯模结构的材料包括非晶硅、氮化硅、氧化硅、非晶碳和光刻胶中的一种或多种的组合。
在本实施例中，形成所述第二芯模结构160的方法包括：在所述第一芯模材料层150表面形成第二芯模材料层(未图示)；在所述第二芯模材料层表面形成第二芯模光阻层，所述第二芯模光阻层暴露出部分所述第二芯模材料层的表面；以所述第二芯模光阻层为掩膜，刻蚀所述第二芯模材料层，直至暴露出所述第一芯模材料层150表面。
在本实施例中，形成所述第二芯模材料层的工艺包括化学气相沉积工艺、外延生长工艺或者原子层沉积工艺。
在本实施例中，刻蚀所述第二芯模材料层的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
在本实施例中，在形成所述第二芯模结构160后，去除所述第二芯模光阻层。
在本实施例中，形成所述第二侧墙161的方法包括：在形成所述第二芯模结构160之后，在所述第一芯模材料层150暴露的表面，以及第二芯模结构160表面形成第二侧墙材料层(未图示)；回刻蚀所述第二侧墙材料层，直至暴露出所述第二芯模结构160顶面以及第一芯模材料层150表面。
在本实施例中，形成所述第二侧墙材料层的工艺包括化学气相沉积工艺或者原子层沉积工艺。
在本实施例中，回刻蚀所述第二侧墙材料层的工艺包括各向异性的等离子体刻蚀工艺。
在其他实施例中，形成所述第二芯模结构的工艺包括多重自对准图形工艺。
在本实施例中，在形成所述第二侧墙161后，去除所述第二芯模结构160。
在本实施例中，在形成所述第一掩膜材料层140之前，在所述有效区A的初始衬底100和无效区B的切割层130表面形成第一保护材料层105。
由于在形成所述第一掩膜材料层140之前，形成所述第一保护材料层105，因此，所述第一保护材料层105能够保护所述初始衬底100以及切割层130，减少所述初始衬底100以及切割层130受到后续的工艺的损伤。
所述第一保护材料层105用于为后续形成第一保护层提供材料。
在本实施例中，所述第一保护材料层105的材料包括氧化硅。相应的，所述第一保护层的材料包括氧化硅。
由于所述第一保护层的材料为氧化硅，氧化硅的填充性和粘合性较好，因此，一方面，所述第一保护层能够增加所述初始衬底100以及所述切割层130与所述第一掩膜材料层140之间的粘合性；另一方面，通过所述第一保护层还能改善所述初始衬底100和切割层130的界面态。从而提高了半导体结构的性能。
形成所述第一保护材料层105的工艺包括热氧化工艺或者沉积工艺。
在本实施例中，形成所述第一保护材料层105的工艺为热氧化工艺。
请参考图15，图15是和图14沿相同方向上的剖面结构示意图，以所述第二侧墙161为掩膜，刻蚀所述第一芯模材料层150，直至暴露出所述第一掩膜材料层140表面，以在所述第一掩膜材料层140表面形成若干相互分立的第一芯模结构151。
在其他实施例中，不形成所述第二芯模结构和第二侧墙。形成所述第一芯模结构的方法包括：在形成所述第一芯模材料层后，在所述第一芯模材料层表面形成第一光阻层，所述第一光阻层暴露出部分所述第一芯模材料层表面；以所述第一光阻层为掩膜，刻蚀所述第一芯模材料层，直至暴露出所述第一掩膜材料层表面。从而，在所述第一掩膜材料层表面形成若干相互分立的第一芯模结构。
在本实施例中，刻蚀所述第一芯模材料层150的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
请参考图16，图16是和图15沿相同方向上的剖面结构示意图，在每个所述第一芯模结构151的侧壁面形成第一侧墙152，至少1个所述第一侧墙152横跨所述无效区B。
在本实施例中，形成所述第一侧墙152的方法包括：在所述第一掩膜材料层140表面和所述第一芯模结构151表面形成第一侧墙材料层(未图示)；回刻蚀所述第一侧墙材料层，直至暴露出所述第一掩膜材料层140表面和所述第一芯模结构151顶面。
在本实施例中，形成所述第一侧墙材料层的工艺包括化学气相沉积工艺或者原子层沉积工艺。
在本实施例中，回刻蚀所述第一侧墙材料层的工艺包括各向异性的等离子体刻蚀工艺。
在本实施例中，所述第一侧墙材料层的材料包括氧化硅、氮化硅、硅和氧化钛中的一种或多种的组合。相应的，第一侧墙152材料包括氧化硅、氮化硅、硅和氧化钛中的一种或多种的组合。
在本实施例中，在形成所述第一侧墙152后，去除所述第一芯模结构151。
请参考图17和图18，图17是与图13沿相同方向上的俯视结构示意图，图18是沿图17中X-X1方向的剖面结构示意图，以所述第一侧墙152为掩膜，刻蚀所述第一掩膜材料层140，直至暴露出所述切割层130表面和初始衬底100表面，以在所述无效区B和有效区A表面形成若干第一掩膜结构141，至少1个第一掩膜结构141横跨所述切割层130。
第一掩膜结构141用于作为后续形成第一鳍部结构的掩膜。
从而，后续通过去除所述第一伪鳍结构，能够断开横跨无效区B的第一掩膜结构141向下传递的图形。
由于在形成第一掩膜结构141之前，在无效区B的初始衬底100内形成切割层130，因此，一方面，减少了后续刻蚀、清洗工艺对切割层130的影响，以提高切割层130的图形精度，并且，减少了后续其他图形化层的精度以及所述后续刻蚀、清洗工艺，对用于形成切割层130图形的第二光阻层120图形的套刻精度影响，增大了形成切割层130的工艺的工艺窗口大小，从而，提高了半导体结构的性能。另一方面，能够直接通过一个图形化层(第一芯模结构151)形成第一掩膜结构141以形成第一鳍部结构，减少了形成第一掩膜结构141的图形化层数量、简化了形成第一掩膜结构141的图形化过程，从而提高了第一掩膜结构141的图形精度，使得第一鳍部结构的图形精度得到提高，进而，提高了半导体结构的性能。同时，简化形成第一掩膜结构141的图形化过程，还能够减少图形化过程中，对形成第一掩膜结构141的图形化层的刻蚀和清洗次数，因此，减少了在所述刻蚀和清洗过程中产生的残留物污染，使得能够减少半导体结构的缺陷，并且，还减少了所述刻蚀引起的过刻蚀，从而减少了所述过刻蚀的向下传递，进而，提高了第一鳍部结构的图形精度，提高了半导体结构的性能。
在本实施例中，由于在形成所述第一掩膜材料层140之前，在所述有效区A的初始衬底100和无效区B的切割层130表面形成第一保护材料层105，因此，刻蚀所述第一掩膜材料层140，直至暴露出所述切割层130表面和初始衬底100表面，是指，刻蚀所述第一掩膜材料层140，直至暴露出所述切割层130和初始衬底100表面上的第一保护材料层105表面。
在本实施例中，刻蚀所述第一掩膜材料层140的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
在本实施例中，在刻蚀所述第一掩膜材料层140后，继续刻蚀所述第一保护材料层105，直至暴露出所述切割层130表面和初始衬底100表面，以形成第一保护层106。
在本实施例中，刻蚀所述第一保护材料层105的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
在本实施例中，在形成所述第一掩膜结构141后，去除所述第一侧墙152。
请参考图19和图20，图19是在图17的基础上的俯视结构示意图，图20是沿图19中X-X1方向的剖面结构示意图，以所述第一掩膜结构141为掩膜，刻蚀所述切割层130和初始衬底100，直至形成衬底101、若干位于衬底101上的第一鳍部结构102、以及若干位于衬底101上的第一伪鳍结构131，所述第一鳍部结构102相互分立且位于所述有效区A中，所述第一伪鳍结构131位于所述无效区B中。
刻蚀所述切割层130和初始衬底100的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，刻蚀所述切割层130和初始衬底100的工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺所采用的气体包括：CxFy、CxHyFz、CxHy、H2、Cl2、HBr、Ar以及He中的一种或者多种的组合。
在本实施例中，所述刻蚀切割层130和初始衬底100的刻蚀工艺，对所述切割层130的材料和第一掩膜结构141的材料的刻蚀选择比在3:1以上。
在本实施例中，在形成所述第一鳍部结构102和第一伪鳍结构131后，去除所述第一掩膜结构141。
请参考图21和图22，图21是在图19的基础上的俯视结构示意图，图22是沿图21中X-X1方向的剖面结构示意图，在形成所述第一鳍部结构102和第一伪鳍结构131后，去除若干所述第一伪鳍结构131。
由于初始衬底100包括若干无效区B，以及包围所述无效区B的有效区A，并且，形成相互分立且位于所述有效区A中的第一鳍部结构102，以及位于所述无效区B中的第一伪鳍结构131，即，由于在第一鳍部结构102的延伸方向上，第一伪鳍结构131与第一鳍部结构102相连，并且，在形成所述第一鳍部结构102和第一伪鳍结构131后，去除若干所述第一伪鳍结构131，因此，在第一鳍部结构102的延伸方向上，无效区B两侧的第一鳍部结构102能够被所述第一伪鳍结构131间隔开，从而，形成长度较短的第一鳍部结构102，以提高半导体结构的集成度。
不仅如此，去除若干所述第一伪鳍结构131时，可以通过选择切割层130的材料，即选择第一伪鳍结构131的材料，以增加去除第一伪鳍结构131的刻蚀工艺，对第一鳍部结构102材料和第一伪鳍结构131材料的刻蚀选择比，减小所述刻蚀工艺对第一鳍部结构102表面的损伤，以提高第一鳍部结构102的图形精度，并且，减少刻蚀过程中第一伪鳍结构102的残留物污染，以减少半导体结构的缺陷，从而，提高了半导体结构的性能。
在本实施例中，去除所述第一伪鳍结构131的工艺包括刻蚀工艺，所述刻蚀工艺包括湿法刻蚀工艺或者等离子体刻蚀工艺。
在本实施例中，去除所述第一伪鳍结构131的刻蚀工艺，对所述第一伪鳍结构131的材料和所述衬底101的材料的刻蚀选择比在5:1以上。
在本实施例中，在去除所述第一伪鳍结构131后，在所述衬底101表面形成介电层170。
所述介电层170用于使各半导体器件之间电绝缘。
在本实施例中，形成所述介电层170的方法包括：在所述衬底101表面以及所述第一鳍部结构102表面形成介电材料层(未图示)；回刻蚀所述介电材料层，直至暴露出部分所述第一鳍部结构102侧壁面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
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