具体实施方式

可以认为，以下公开内容提供了许多用于实施各个实施例的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

图1a是具有氮化镓(GaN)基晶体管的半导体结构(或器件结构)100的一个实施例的截面图。图1b是具有GaN基器件的半导体结构180的一个实施例的截面图。图2a至图8a是根据本发明的各个实施例的结合在图1a的半导体结构中的栅极结构的截面图。图2b至图8b是根据本发明的各个实施例的分别具有图2a至图8a的栅极结构的图1a的半导体结构的示意图。参考图1a、图1b、图2a至图8a、图2b至图8b和其他附图，共同描述了GAN基器件(诸如半导体结构100(或180))和其制造方法。

参考图1a，半导体结构100包括蓝宝石衬底110。可选地，衬底可以是碳化硅(SiC)衬底或硅衬底。例如，硅衬底可以是(111)硅晶圆。

半导体结构100还包括形成在诸如具有不同带间隙的材料层的两个不同半导体材料层之间的异质结。例如，半导体结构100包括非掺杂窄带间隙沟道层和宽带间隙n型施主供应层。在一个实施例中，半导体结构100包括在衬底110上形成的第一III-V化合物层(或称为缓冲层)114和在缓冲层114上形成的第二III-V化合物层(或称为阻挡层)116。缓冲层114和阻挡层116是由元素周期表中的III-V族制成的化合物。然而，缓冲层114和阻挡层116在组分上彼此不同。缓冲层114是未掺杂的或无意掺杂的(UID)。在半导体结构100的本实施例中，缓冲层114包括氮化镓(GaN)层(也称为GaN层114)。阻挡层116包括氮化铝镓(AlGaN)层(也称为AlGaN层116)。在一些实施例中，GaN层114和AlGaN层116可以彼此直接接触。

在所描绘的实施例中，GaN层114是未掺杂的。可选地，由于用于形成GaN层114的前体，GaN层114是无意掺杂的，诸如轻掺杂有n型。GaN层114可以通过使用含镓前体和含氮前体的金属有机气相外延(MOVPE)来外延生长。含镓前体包括三甲基镓(TMG)、三甲基铝(TEG)或其他合适的化学物质。含氮前体包括氨(NH₃)、叔丁基胺(TBAm)、苯肼或其他合适的化学物质。在一个实例中，GaN层114的厚度的范围在约0.5微米与约10微米之间。在另一个实例中，GaN层114的厚度为约2微米。

AlGaN层116是n型掺杂的，诸如轻n型掺杂的。可选地或附加地，AlGaN层116具有从相邻层引入的n型掺杂剂。在一些实施例中，AlGaN层116是p型掺杂的，诸如轻p型掺杂的。AlGaN层116通过选择性地外延生长沉积在GaN层114上。AlGaN层116可以通过使用含铝前体、含镓前体和含氮前体的MOVPE外延生长。含铝前体包括TMA、TEA或其他合适的化学物质。含镓前体包括TMG、TEG或其他合适的化学物质。含氮前体包括氨、TBAm、苯肼或其他合适的化学物质。在一个实例中，AlGaN层116的厚度的范围在约5纳米与约50纳米之间。在另一个实例中，AlGaN层116的厚度为约15纳米。

AlGaN层116中的电子落入GaN层114中，从而在GaN层114中产生高迁移导电子的非常薄的层118。此薄层118被称为形成载流子沟道的二维电子气(2-DEG)。2-DEG的薄层118定位于AlGaN层116和GaN层114的界面处。因此，载流子沟道具有高电子迁移率，因为GaN层114是未掺杂的或无意掺杂的，并且电子可以在与杂质没有碰撞或基本上减少碰撞的情况下自由移动。

半导体结构100还包括在衬底110上形成并被配置为电连接至沟道层118的源极部件120A和漏极部件120B。源极部件120A和漏极部件120B也统称为源极/漏极(S/D)部件120。S/D部件120包括一种或多种导电材料。例如，S/D部件120包括选自由钛、铝、镍和金组成的组的一种金属。S/D部件120可以通过诸如物理气相沉积(PVD)或其他合适的技术的工艺来形成。热退火工艺可以应用于S/D部件120，使得S/D部件120和AlGaN层116反应形成合金，以进行从S/D部件120和沟道与欧姆接触的有效的电连接。作为一个实例，快速热退火(RTA)装置和工艺用于热退火。

栅极堆叠件122形成在阻挡层116上并且插置于源极和漏极部件120之间。在一些实施例中，栅极堆叠件122包括设置在阻挡层(在本实施例中为AlGaN层)116上的结隔离部件。结隔离部件包括至少一个掺杂半导体层，使得与阻挡层116形成p-n结。在所描绘的实施例中，结隔离部件包括至少一种p型掺杂的III-V化合物，而阻挡层116是n型掺杂的。在又一个实施例中，p型掺杂的III-V化合物层是p型掺杂的GaN(p-GaN)层，其中GaN由诸如镁、钙、锌铍、碳或它们的组合的p型掺杂剂掺杂。根据一些实施例，掺杂剂浓度范围在10¹⁹cm^-3与10²¹cm^-3之间。在所描绘的实施例中，p-GaN的结隔离部件和n-AlGaN的阻挡层116被配置为形成p-n结，以提供与沟道层118的隔离和电容耦合。在一些实施例中，栅极堆叠件122包括导电材料层，诸如金属、金属合金、其他合适的导电材料或它们的组合，设置在结隔离部件上并且用作栅极电极。导电材料层被配置用于电压偏置和与沟道层的电耦合。

在一些实例中，栅极堆叠件122包括至少一个n型掺杂半导体层和一个p型掺杂半导体层以形成二极管，该二极管可以分别是n型掺杂的III-V化合物层和p型掺杂的III-V化合物层。在又一实例中，n型掺杂的III-V化合物层和p型掺杂的III-V化合物层分别是n型掺杂GaN层(或n-GaN层)和p型掺杂GaN层(p-GaN层)。栅极堆叠件中的二极管提供结隔离效应。在本实施例中，缓冲层114中的栅极堆叠件122、S/D部件120和2-DEG沟道被配置为GaN基晶体管。具体地，如此配置的晶体管也称为高电子迁移率晶体管(HEMT)。

图2a至图8a展示了根据本发明的各个方面构建的半导体结构100的栅极堆叠件122的各个实施例。根据各个实施例还描述了栅极堆叠件122。在图2a所示的一个实施例中，栅极堆叠件122包括金属层124和设置在金属层124下面的结隔离部件126。金属层124可以包括任何合适的金属或金属合金，诸如铜、铝、钨、镍、钴、其他合适的金属或它们的组合。结隔离部件126包括至少一个掺杂半导体层，使得与AlGaN层116形成p-n结。在所描绘的实施例中，结隔离部件126包括至少一种p型掺杂半导体层，而AlGaN层116是n型掺杂的。在又一个实施例中，p型掺杂的III-V化合物层是p型掺杂GaN层(p-GaN层)。

图2b示出了具有图2a的栅极堆叠件122的半导体结构100的GaN基晶体管的示意图。在图2b中，“G”、“S”和“D”分别表示栅极、源极和漏极。2-DEG沟道限定在源极与漏极之间。二极管138a在p-GaN层130与具有n型掺杂剂的阻挡层116之间形成。来自二极管138a的所得电容减小，而器件切换速度增加。

可选地，结隔离部件126还可以包括另一个n型掺杂GaN层、另一个p型掺杂GaN层或两者。结(或二极管)形成在每对相邻的n-GaN层与p-GaN层之间。n-GaN和p-GaN层之间的各种二极管串联电配置。这些二极管不仅以减少的栅极泄漏提供从沟道至栅极电极的隔离，而且还提高了器件切换速度，如下文解释的。由于各种二极管串联耦合，因此对应的电容器也串联耦合。因此，串联电容器的总电容将小于其中任何一个的电容。因此，由于电容减小，器件切换速度提高。

在一个实施例中，金属层与二极管之间的界面是通过热退火形成的欧姆接触，其中退火温度的范围在约800℃与约900℃之间。在另一个实施例中，金属层与二极管之间的界面是肖特基接触。在这种情况下，用于形成栅极堆叠件的工艺没有热退火。

在图3a所示的一个实施例中，栅极堆叠件122的结隔离部件126包括p-GaN层130和设置在p-GaN层130上的n-GaN层132。p-GaN层130由诸如镁、钙、锌铍、碳或它们的组合的p型掺杂剂掺杂。在一个实施例中，p-GaN层130可以通过金属有机物化学气相沉积(MOCVD)或其他合适的技术形成。在另一个实施例中，p-GaN层130的厚度的范围在约1nm与约100nm之间。n-GaN层132由诸如硅、氧或它们的组合的n型掺杂剂掺杂。在一个实施例中，n-GaN层132可以通过MOCVD或其他合适的技术形成。在另一个实施例中，n-GaN层132的厚度的范围在约1nm与约100nm之间。

图3b示出了具有图3a的栅极堆叠件122的半导体结构100的GaN基晶体管的示意图。在图3b中，“G”、“S”和“D”分别表示栅极、源极和漏极。2-DEG沟道限定在源极与漏极之间。二极管138a在p-GaN层130与具有n型掺杂剂的阻挡层116之间形成。第二二极管138b在p-GaN层130与n-GaN层132之间形成。二极管138a和138b串联配置。来自二极管138a和138b的所得电容减小，而器件切换速度增加。

在图4a所示的另一个实施例中，栅极堆叠件122的结隔离部件126类似于图3a中的结隔离部件126，但是还包括设置在n-GaN层132上的附加的p-GaN层134。附加的p-GaN层134和n-GaN层132被配置为形成另一个二极管，以用于另外的隔离效果。附加的p-GaN层134在组分和形成方面类似于p-GaN层130。例如，p-GaN层134由诸如镁、钙、锌铍、碳或它们的组合的p型掺杂剂掺杂。

图4b示出了具有图4a的栅极堆叠件122的半导体结构100的GaN基晶体管的示意图。符号“G”、“S”和“D”分别表示栅极、源极和漏极。2-DEG沟道限定在源极与漏极之间。二极管138a在p-GaN层130与具有n型掺杂剂的阻挡层116之间形成。第二二极管138b在p-GaN层130与n-GaN层132之间形成。第三二极管138c在n-GaN层132与p-GaN层134之间形成。二极管138a、138b和138c串联配置。栅极电极与来自这些二极管的沟道之间的所得电容进一步减小，而器件切换速度进一步增加。

在图5a所示的另一个实施例中，栅极堆叠件122的结隔离部件126类似于图3a中的结隔离部件126，但是还包括设置在n-GaN层132上的附加的p-GaN层134和设置在p-GaN层134上的附加的n-GaN层136。附加的p-GaN层134和附加的n-GaN层136在组分和形成方面分别类似于p-GaN层130和n-GaN层132。例如，n-GaN层136由诸如硅或氧的n型掺杂剂掺杂。

图5b示出了具有图5a的栅极堆叠件122的半导体结构100的GaN基晶体管的示意图。符号“G”、“S”和“D”分别表示栅极、源极和漏极。2-DEG沟道限定在源极与漏极之间。二极管138a在p-GaN层130与具有n型掺杂剂的阻挡层116之间形成。第二二极管138b在p-GaN层130与n-GaN层132之间形成。第三二极管138c在n-GaN层132与p-GaN层134之间形成。第四二极管138d在p-GaN层134与n-GaN层136之间形成。二极管138a、138b、138c和138d串联配置。栅极电极与来自这些二极管的沟道之间的所得电容进一步减小，而器件切换速度由此进一步增加。

在图6a所示的一个实施例中，栅极堆叠件122的结隔离部件126包括n-GaN层132和设置在n-GaN层132上的p-GaN层130。图5a的栅极堆叠件122类似于图3a的栅极堆叠件122，但p-GaN层130和n-GaN层132进行不同地配置。p-GaN层130由诸如镁、钙、锌铍、碳或它们的组合的p型掺杂剂掺杂。在一个实施例中，p-GaN层130可以通过MOCVD或其他合适的技术形成。在另一个实施例中，p-GaN层130的厚度的范围在约1nm与约100nm之间。n-GaN层132由诸如硅、氧或它们的组合的n型掺杂剂掺杂。在一个实施例中，n-GaN层132可以通过MOCVD或其他合适的技术形成。在另一个实施例中，n-GaN层132的厚度的范围在约1nm与约100nm之间。

图6b示出了具有图6a的栅极堆叠件122的半导体结构100的GaN基晶体管的示意图。二极管138e在p-GaN层130与n-GaN层132之间形成以进行隔离，从而防止栅极泄漏。

在图7a所示的另一个实施例中，栅极堆叠件122的结隔离部件126类似于图3a中的结隔离部件126，但是具有不同的结构。具体地，n-GaN层132设置在阻挡层116上。p-GaN层130设置在n-GaN层132上。附加的n-GaN层136设置在p-GaN层130上。

图7b示出了具有图7a的栅极堆叠件122的半导体结构100的GaN基晶体管的示意图。一个二极管138e在p-GaN层130与n-GaN层132之间形成。另一个二极管138f在p-GaN层130与n-GaN层136之间形成。二极管138e和138f串联配置。栅极电极与来自这些二极管的沟道之间的所得电容提供隔离以放置栅极泄漏并且还增强器件切换速度。

在图8a所示的另一个实施例中，栅极堆叠件122的结隔离部件126类似于图5a中的结隔离部件126，但是配置不同。图8a中的栅极堆叠件122包括阻挡层116上的n-GaN层132、n-GaN层132上的p-GaN层130、p-GaN层130上的附加的nn-GaN层136和设置在附加的n-GaN层136上的附加的p-GaN层134。n-GaN层和p-GaN层中的每一层在组分和形成方面类似于图4a中的栅极堆叠件122的对应层。例如，n-GaN层136由诸如硅或氧的n型掺杂剂掺杂。

图8b示出了具有图8a的栅极堆叠件122的半导体结构100的GaN基晶体管的示意图。符号“G”、“S”和“D”分别表示栅极、源极和漏极。2-DEG沟道限定在源极与漏极之间。二极管138e在n-GaN层132与p-GaN层130之间形成。第二二极管138f在p-GaN层130与附加的n-GaN层136之间形成。第三二极管138g在n-GaN层136与附加的p-GaN层134之间形成。二极管138e、138f和138g串联配置。栅极电极与来自这些二极管的沟道之间的所得电容减小，而器件切换速度由此进一步增加。

回到图1a，半导体结构100还包括场板148，该场板被配置为紧邻栅极堆叠件122并且被设计为再分布电场分布，由此减少表面场(RESURF)并增加击穿电压。根据各个实施例，还可以存在其他优点，诸如提高品质因数(FOM)，诸如Qgd、Ronsp*Cgd、Ron*Coss、Ron*Ciss、Ron*Crss等。例如，对应的GaN基晶体管可以通过降低阈值电压的偏移或不偏移来稳定。在所描绘的实施例中，场板148设置在第一介电材料层150上并且定位于栅极堆叠件122与漏极部件120B之间。场板148从沟槽的底部朝漏极部件120B延伸到沟槽的外部。具体地，在所描绘的实施例中，场板148设置成在水平上远离漏极部件120B。换句话说，场板148被配置成在俯视图中不与漏极部件120B重叠。场板148包括导电材料，诸如金属、金属合金、硅化物、其他合适的导电材料或它们的组合。在一些实施例中，场板148包括氮化钛、钛、钛铝、铝铜或它们的组合。在所描绘的实施例中，场板148通过互连结构的导电元件152和154电连接至源极部件120A。与连接至栅极的场板相比，源极具有稳定的电压(0V或Vss)，其在场板以下不会具有俘获效应。在一些实例中，导电元件152可以包括金属线和从源极部件120A竖直延伸到金属线的通孔。导电元件154可以包括从场板148延伸到导电元件152的通孔。导电元件152和154至少部分地嵌入在另一个介电材料层156中。

具体地，场板148具有阶梯式结构(阶梯结构)，该阶梯式结构具有顺序连接并且在不同方向(诸如两个正交方向(X和Y方向))上交替定向的至少三个段。在所描绘的实施例中，场板148包括三个段，即水平延伸(沿X方向)的第一段148A、从第一段148A竖直延伸(沿Y方向)的第二段148B以及从第二段148B水平延伸(沿X方向)的第三段148C。场板148的所公开的阶梯式结构可以有效地减小表面场并且增强击穿电压，并且对其他性能参数有益。在截止状态操作中，从漏极到源极的路径可能会有巨大的电压降，并且峰值电场将出现在边界(诸如栅极边缘、场板边缘、金属边缘…)中。场板148的阶梯式结构中的更多阶梯可以提供更多的电场峰值，并且在沟道中维持更多的电压降，该电压降是漏极与源极之间的电压降并且是电场的组成部分。稍后将进一步详细描述场板148的结构和形成。

转向图1b是根据一个或多个实施例构建的具有氮化镓GaN基器件的半导体结构180的截面图。半导体结构180类似于图1a中的半导体100。然而，半导体结构180包括具有两个电极并且不是栅极的GaN基器件，也称为GaN基二极管。半导体结构180还包括类似地配置在源极部件120A与漏极部件120B之间的场板148，并且场板148诸如通过导电部件152和154电连接至源极部件120A。场板148从沟槽的底部朝漏极部件120B延伸到沟槽的外部。具体地，场板148设置成在水平上远离漏极部件120B。换句话说，场板148被配置成在俯视图中不与漏极120B重叠。

图9是根据一个或多个其他实施例构建的具有GaN基晶体管的半导体结构182的截面图。参考图9、图2a至图8a和图2b至图8b，共同描述了半导体结构182和其制造方法。

半导体结构182类似于图1a的半导体结构100，但是还包括形成在阻挡层116上并且设置在源极部件120A与漏极部件120B之间的介电材料层(或绝缘层)141。具体地，介电材料层141在阻挡层116与栅极堆叠件122之间形成。根据各个实例，介电材料层141包括选自以下的介电材料：氧化硅(SiO₂)、氮化硅(Si₃N₄)、氧化铝(Al₂O₃)、氧化钽(Ta₂O₅)、氧化钛(TiO₂)、氧化锌(ZnO₂)、氧化铪(HfO₂)或它们的组合。在一个实施例中，介电材料层141的厚度的范围在约3nm与约100nm之间。介电材料层141可以通过诸如化学气相沉积(CVD)、PVD、原子层沉积(ALD)或热氧化的任何合适的制造技术形成。介电材料层141还提供隔离以防止栅极泄漏并且还提高器件切换速度。

图9的栅极堆叠件122类似于图1a的栅极堆叠件122。例如，栅极堆叠件122包括设置在介电材料层141上的结隔离部件126和设置在结隔离部件126上的金属层124。此外，根据各个实施例，栅极堆叠件122可以具有图2a至图8a所示的结构中的任何一个结构。

在图9中，半导体结构182还包括场板148，该场板被配置为紧邻栅极堆叠件122并且被设计为再分布电场分布，由此减少表面场并增加击穿电压。场板148在结构、配置和形成方面类似于图1a的场板148。在所描绘的实施例中，场板148设置在介电材料层150上并且定位于栅极堆叠件122与漏极部件120B之间。场板148从沟槽的底部朝漏极部件120B延伸到沟槽的外部。具体地，场板148设置成在水平上远离漏极120B。换句话说，场板148被配置成在俯视图中不与漏极120B重叠。场板148包括导电材料，诸如金属、金属合金、硅化物或其他合适的导电材料。在所描绘的实施例中，场板148通过互连结构的导电元件152和154电连接至源极部件120A。具体地，场板148具有阶梯式结构，该阶梯式结构具有顺序连接并且在不同方向(诸如两个正交方向(X和Y方向))上交替定向的至少三个段。在所描绘的实施例中，场板148包括三个段，即水平延伸(沿X方向)的第一段148A、从第一段竖直延伸(沿Y方向)的第二段148B以及从第二段水平延伸(沿X方向)的第三段148C。

图10是具有GaN基晶体管的半导体结构184的一个实施例的截面图。半导体结构184类似于图1a的半导体结构100，但是栅极堆叠件122还包括设置在金属层124与结隔离部件126之间的介电材料层(或绝缘层)144。根据各个实例，介电材料层144包括选自由以下组成的组的介电材料：SiO₂、Si₃N₄、Al₂O₃、Ta₂O、TiO₂、ZnO₂、HfO₂或它们的组合。在一个实施例中，介电材料层144的厚度的范围在约3nm与约100nm之间。介电材料层144可以通过诸如CVD、PVD、ALD或热氧化的任何合适的制造技术形成。介电材料层144还提供隔离以防止栅极泄漏并且还提高器件切换速度。结隔离部件126可以具有不同的结构，诸如图2a至图2b至图8a至图8b所示的那些结构中的任何一个结构。

图10中的半导体结构184还包括场板148，该场板被配置为紧邻栅极堆叠件122并且被设计为再分布电场分布，由此减少表面场并增加击穿电压。场板148在结构、配置和形成方面类似于图1a的场板148。在所描绘的实施例中，场板148设置在介电材料层150上并且定位于栅极堆叠件122与漏极部件120B之间。场板148包括导电材料，诸如金属、金属合金、硅化物或其他合适的导电材料或它们的组合。在所描绘的实施例中，场板148通过互连结构的导电元件152和154电连接至源极部件120A。具体地，场板148具有阶梯式结构，该阶梯式结构具有顺序连接并且在不同方向(诸如两个正交方向(X和Y方向))上交替定向的至少三个段。在所描绘的实施例中，场板148包括三个段，即水平延伸(沿X方向)的第一段148A、从第一段148A竖直延伸(沿Y方向)的第二段148B以及从第二段148B水平延伸(沿X方向)的第三段148C。

图11是根据一些实施例的制造具有III-V化合物器件的半导体结构，或具体地GaN基器件，诸如100、180、182或184的方法200的流程图。方法200包括框202，以形成III-V半导体化合物基器件，诸如包括如图1a该的沟道层118、源极部件120A、漏极部件120B和栅极堆叠件122的GaN基晶体管。在框204处，通过沉积(诸如CVD)并且随后附加地通过CMP工艺在III-V半导体化合物基器件上形成第一介电层150。在框206处，对第一介电层150进行图案化以在第一介电层150中形成沟槽。框206可以包括一个或多个图案化工艺，以形成具有期望轮廓的沟槽，使得形成具有期望阶梯式结构的场板148。在208处，通过合适的沉积，诸如PVD在第一介电层150上和在第一介电层150的沟槽中沉积导电层。在210处，对导电层进行图案化以形成具有阶梯式结构的场板148。场板148从沟槽的底部朝漏极部件120B延伸到沟槽的外部。在212处，在III-V半导体化合物基器件和场板148上形成互连结构，使得场板148电连接至源极部件120A。方法200可以还包括在上述操作之前、期间和/或之后在框214处实施的其他制造工艺。

图12至图19是根据一些实施例构建的半导体结构100在不同制造阶段的剖面图。以下参考这些附图详细描述了制造III-V化合物基器件的方法200。半导体结构100用作由方法200制造的示例性结构。

参考图12，在衬底110上形成III-V半导体化合物基器件，诸如GaN基晶体管。III-V半导体化合物基器件包括被配置为形成功能场效应晶体管沟道层118、源极部件120A、漏极部件120B和栅极堆叠件122。图1a中描述了III-V半导体化合物基器件的结构和形成。尤其是，栅极堆叠件122可以具有不同的结构，诸如图1a、图2a至图8b和图9至图10所示的那些结构。

参考图13，通过沉积，诸如CVD、可流动CVD(CVD)、旋涂、ALD、其他合适的沉积或它们的组合在III-V半导体化合物基器件上形成第一介电层150。第一介电层150包括一种或多种介电材料，诸如氧化硅、氮化硅、低k介电材料、其他合适的介电材料或它们的组合。在一些实施例中，第一介电层150的形成包括沉积和CMP。

参考图14，对第一介电层150进行图案化以在第一介电层150中形成沟槽160。用于对第一介电层150进行图案化的操作可以包括应用于第一介电层150的一个、两个或更多个图案化工艺，以形成具有期望轮廓的沟槽160，使得随后形成有期望的阶梯式结构的场板148。例如，第一介电层150可以被图案化两次、三次或更多次，使得沟槽160包括阶梯式轮廓。图案化工艺可以包括形成硬掩模并且通过硬掩模的开口向第一介电层150应用蚀刻工艺，以在第一介电层150中形成沟槽。硬掩模可以通过包括以下的程序形成：沉积硬掩模材料层和通过图案化光刻胶层的开口蚀刻硬掩模材料层。在一些实例中，硬掩模材料层包括随后沉积在第一介电层150上的氧化硅和氮化硅。硬掩模层可以通过热氧化、CVD、ALD或任何其他适当的方法形成。用于形成硬掩模的程序还包括通过光刻工艺形成图案化光刻胶(抗蚀剂)层，以及通过图案化的抗蚀剂层的开口蚀刻硬掩模材料层以将开口转移到硬掩模材料层。示例性光刻过程可以包括形成抗蚀剂层、通过光刻曝光工艺暴露抗蚀剂，执行曝光后烘烤工艺以及生成光刻胶层以形成图案化光刻胶层。光刻工艺可以可选地被诸如电子束写入、离子束写入、无掩模图案化或分子印刷的其他技术替代。在一些其他实施例中，图案化光刻胶层可以直接用作用于蚀刻工艺的蚀刻掩模，以形成沟槽。蚀刻工艺可以包括用一种或多种合适的蚀刻剂的干蚀刻、湿蚀刻或它们的组合以蚀刻第一介电层150。

参考图15，通过合适的沉积，诸如PVD在第一介电层150上和在第一介电层150的沟槽160中沉积导电层148。导电层148包括导电材料，诸如金属、金属合金、硅化物、其他合适的导电材料或它们的组合。在一些实施例中，导电层148包括氮化钛、钛、钛铝、铝铜或它们的组合。在又一些实施例中，导电层148包括两个或更多个导电材料层，诸如阻挡层和填充金属层。在又一些实施例中，阻挡层包括氮化钛和钛，或氮化钽和钽，并且填充金属层包括铝铜、铝、钨、其他合适的金属或它们的组合。

参考图16，对导电层148进行图案化以形成场板，也被标记为148。场板148具有阶梯式结构。图案化工艺包括类似于图案化工艺以对第一介电层150进行图案化但是具有不同的一种或多种不同的蚀刻剂和工艺条件。例如，图案化工艺可以包括光刻工艺和蚀刻，并且可以附加地使用图案化的硬掩模作为蚀刻掩模。在所描述的实施例中，场板148包括连续连接并且交替定向的三个段148A、148B和148C。

形成多层互连结构以将场板148电连接至源极部件120A。多层互连结构被设计为耦合各种器件以形成功能集成电路。多层互连结构包括竖直互连件，诸如通孔或接触件，以及水平互连件，诸如分布在多个金属层中的金属线。在所描绘的实施例中，多层互连结构包括被配置为将场板148电连接至源极部件120A的导电部件152和154。多层互连结构可以被不同地配置具有不同的导电元件，以将场板148电连接至源极部件120A。

多层互连结构的形成可以包括任何合适的技术或程序。例如，可以通过以下形成多层互连结构：双镶嵌工艺或单镶嵌工艺，诸如在基于铜的多层互连结构中实施的镶嵌工艺，可选地金属沉积和图案化工艺，诸如在基于铝的多层互连结构中实施的工艺或其他合适的技术。根据一些实施例，下文描述了多层互连结构，尤其是其导电部件152和154。

参考图17，通过沉积，诸如CVD、PVD、旋涂、ALD、其他合适的沉积或它们的组合在第一介电层150和场板148上形成第二介电层156。第二介电层156可以在组分上与第一介电层150类似或不同，并且可以包括一种或多种介电材料，诸如氧化硅、氮化硅、低k介电材料、其他合适的介电材料或它们的组合。在一些实例中，第二介电层156包括设置在蚀刻步骤层上的蚀刻停止层(诸如氮化硅)和填充介电层(诸如氧化硅或低k介电材料)。在一些实施例中，第二介电层156的形成包括沉积和CMP。

仍然参考图17，对第二介电层156进行图案化以形成沟槽162和164，以至少部分地暴露相应沟槽内的源极部件120A和场板148。图案化工艺类似于上述其他图案化工艺，并且可以包括光刻工艺和蚀刻，并且可以附加地使用硬掩模作为蚀刻掩模。在一些实施例中，沟槽162和164可以通过两种或更多种光刻和蚀刻工艺单独地形成或共同地形成。

参考图18，通过合适的沉积，诸如PVD、CVD、镀、其他合适的沉积或它们的组合，将一个或多个导电材料层166沉积在沟槽162和164中和第二介电层156上。例如，通过PVD在沟槽中沉积晶种层，并且应用无电镀工艺以填充沟槽中的金属。在一些实施例中，可以对导电材料应用高温回流工艺，以获得更好的沟槽填充效果。

参考图19，通过包括光刻工艺和蚀刻的程序，对导电材料层166进行图案化以形成导电部件152和154。图案化工艺类似于上述其他图案化工艺，并且可以包括光刻工艺和蚀刻，并且可以附加地使用硬掩模作为蚀刻掩模。

在图19的半导体结构100中，场板148不仅被设计和形成具有阶梯式结构，而且还被配置具有各种尺寸和距离以获得优化的性能。尤其是，场板148被设计为横跨宽度W和高度H，被放置成与栅极堆叠件122水平相距间隔S。漏极部件120B与栅极堆叠件122相距第一距离D1。导电部件152与栅极堆叠件122相距第二距离D2。所有那些尺寸都是基于对电场分布、实验数据和用于包括击穿电压和阈值电压偏移的改进性能(诸如图28中该的性能)的理论分析的理解进行设计的。在一些实施例中，宽度W的范围在0.25μm与5μm之间，并且高度H的范围在30nm与500nm之间。具体地，通过实验发现，场板中的相关点都定位于漏极与源极之间。因此，在一些实施例中，场板148被设计为第一比率S/D1小于1，诸如0≤S/D≤95％，第二比率W/D1大于5％，诸如5≤W/D1≤100％；并且第三比率H/D2小于50％，诸如0≤S/D≤50％。在一些实施例中，第一比率S/D1的范围在5％与15％之间；第二比率W/D1的范围在40％与60％之间；并且第三比率H/D2的范围在5％与15％之间。

类似地，图1b的半导体结构180中的场板148不仅被设计和形成具有阶梯式结构，而且还被配置具有各种尺寸和距离以获得优化的性能。尤其是，参考图1b，场板148被设计为横跨宽度W和高度H，被放置成与源极部件120A水平相距第三距离D3。源极部件120A和漏极部件120B相距第四距离D4。导电部件152与阻挡层116相距第五距离D5。所有那些尺寸都是基于对电场分布、实验数据和用于包括击穿电压的改进性能的理论分析的理解进行设计的。尤其是，根据一些实施例，第四比率D1/D4小于1，诸如0≤S/D≤95％；第五比率W/D4大于5％，诸如5≤W/D1≤100％；并且第六比率H/D5小于50％，诸如0≤S/D≤50％。在一些实施例中，第四比率D1/D4的范围在50％与70％之间；第五比率W/D4的范围在20％与30％之间；并且第六比率H/D5的范围在5％与15％之间。

导电部件152和154可以单独地形成。在截面图中参考图20至图24提供一个实施例。导电部件154通过单镶嵌工艺形成，该单镶嵌工艺包括对第二介电层156进行图案化以形成沟槽164，如图20所示；以及通过沉积在沟槽164中填充一种或多种导电材料；以及执行CMP工艺以除去第二介电层156上的过多的导电材料，由此形成导电部件154，如图21所示。导电特征152通过包括以下的工艺形成：对第二介电层156进行图案化以形成沟槽162，如图22所示；通过合适的沉积方法在第二介电层156上和在沟槽162中沉积导电材料层166，如图23所示；以及对导电材料层166执行图案化工艺以形成导电部件152，如图24所示。

图25至图27是根据一些其他实施例构建的半导体结构100的截面图。图27中的半导体结构100类似于图1a、图9、图10、图19或图24中的半导体结构100，除了图27中的场板148包括连续连接并且在两个正交方向(X和Y方向)上交替定向的具有阶梯式结构的五个段。这种场板148可以通过方法200形成，但是框206包括应用于第一介电层150以形成具有阶梯式结构的沟槽的两个图案化工艺。尤其是，如图25所示，对第一介电层150应用第一图案化工艺以形成沟槽170，并且如图26所示，还对第一介电层150应用第二图案化工艺以形成沟槽172。此后，执行操作208-212以形成场板148，如图27所示。在可选的实施例中，半导体结构100是没有栅极堆叠件122的双端子器件，但是场板具有带有五个段的阶梯式结构。在一些实施例中，半导体结构100中的场板148可以包括具有通过类似程序形成的4、6、7、8或更多个段的阶梯式结构。例如，代替对介电材料层150的两个图案化工艺，该方法可以包括三个或更多个图案化工艺以获得期望的沟槽轮廓，使得场板148可以具有在沟槽中形成的各个段。

图28是根据一些实施例构建的沿X方向的电场(电场)的图解视图。电场强度由竖直轴线呈现。图28中的曲线图(a)包括两个数据集，标记为“FP1”的第一集与具有公开的阶梯式结构的场板的半导体结构(诸如图19中的半导体结构100中的一个半导体结构)相关联，并且标记为“FP2”的第二集与具有不同于阶梯式结构的结构(作为参考)的场板的半导体结构相关联。具体地，EP1的电场在不同位置处具有三个峰值，分别对应于图19的位置L1、L2和L3。尤其是，第二峰值由场板148的第一段和第二段的结部分贡献，该结部分在具有不同结构的场板中是缺乏的。这样再分布了电场并减小了最大电场(在P3处)，由此相应地降低击穿电压。由于公开的场板的阶梯式结构的几何形状(诸如图19中的148)，具有阶梯式结构的场板的边缘的各种拐角部分将更有助于再分布电场并减小表面场，由此相应地降低击穿电压。图27中的场板148具有带有五个段和更多边缘部分的阶梯式结构，该阶梯式结构将更有效地再分布电场并减小表面场。

图28中的曲线图(b)示出了栅极泄漏电流(Idoff)与栅极电压(Vd)。在水平轴线上表示栅极电压，并且在竖直轴线上呈现栅极泄漏电流。数据表明，具有阶梯式结构的场板的半导体结构的栅极泄漏电流基本上降低。

图28中的曲线图(c)示出了动态Ronratio(或dRon比率)与栅极电压(Vd)。在水平轴线上表示栅极电压，并且在竖直轴线上呈现动态Ronratio。数据表明，具有阶梯式结构的场板的半导体结构的动态Ronratio基本上增加。dRon比率是动态Ron比率。例如，60V中的动态Ron被定义为Rds(60V)/Rds(1V)。Rds(60V/1V)意指在持续瞬态开关应力Vds＝60/1V下的Rds。如果该值更接近1，则意味着更好的沟道俘获效应，其中，AC Vds应力将在沟道中引起更少的俘获。

尽管在本发明中提供并解释了各个实施例。在不脱离本发明的精神的情况下，可以使用其他替代方案和实施例。例如，GaN基器件(诸如100、180、182或184)可以进一步包括设置在缓冲层114与阻挡层116之间的氮化铝(AlN)层。在一个实施例中，AlN层在缓冲层114上选择性地外延生长。AlN层可以通过使用含铝前体和含氮前体的MOVPE外延生长。含铝前体包括TMA、TEA或其他合适的化学物质。含氮前体包括氨、TBAm、苯肼或其他合适的化学物质。在一个实例中，AlN层的厚度的范围在约5nm与约50nm之间。

可选地，AlN层可以代替AlGaN层作为阻挡层。在另一个实施例中，各种n-GaN层和p-GaN层的尺寸可以根据器件的规格、性能和电路要求而变化。例如，各种n-GaN层和p-GaN层的厚度可以根据阈值电压或其他器件/电路考虑因素来调整。在另一个实施例中，半导体结构(诸如100、182或184)的栅极堆叠件122可以包括在结隔离部件126中配置的更多的n-GaN层和/或p-GaN层。

本发明提供了具有阶梯式结构的场板的III-V化合物基器件和其制造方法。所公开的场板具有连续连接并在不同方向上交替定向的多个段。所公开的场板可以有效地减小表面场，由此增加击穿电压或维持高击穿电压、减小泄漏电流，并降低阈值电压的偏移。

在一个示例方面，本发明提供了一种半导体结构。该半导体结构包括：氮化镓(GaN)层，位于衬底上；氮化铝镓(AlGaN)层，设置在该GaN层上；栅极堆叠件，设置在该AlGaN层上；源极部件和漏极部件，设置在该AlGaN层上并且由该栅极堆叠件插入；介电材料层设置在该栅极堆叠件上；以及场板，设置在该介电材料层上并且电连接至该源极部件，其中，该场板包括阶梯式结构。

在一些实施例中，所述场板包括水平延伸的第一段、从所述第一段竖直延伸的第二段和从所述第二段水平延伸的第三段。在一些实施例中，所述第一段与所述栅极堆叠件水平相距第一尺寸D1；所述漏极部件与所述栅极堆叠件水平相距第二尺寸D2；并且第一比率D1/D2小于95％。在一些实施例中，所述场板水平跨越宽度W；并且第二比率W/D2大于5％并且小于100％。在一些实施例中，所述源极部件通过导电部件电连接至所述场板；所述导电部件从所述源极部件水平延伸；所述导电部件与所述栅极堆叠件竖直相距第三尺寸D3；所述场板竖直跨越高度H；并且第三比率H/D3小于50％。在一些实施例中，所述场板还包括从所述第三段竖直延伸的第四段以及从所述第四段水平延伸的第五段。在一些实施例中，所述栅极堆叠件包括III-V化合物p型掺杂层。在一些实施例中，所述栅极堆叠件还包括位于所述III-V化合物p型掺杂层下面的介电层。在一些实施例中，所述栅极堆叠件还包括位于所述III-V化合物p型掺杂层附近的III-V化合物n型掺杂层。在一些实施例中，所述III-V化合物n型掺杂层包括n型氮化镓层，并且所述III-V化合物p型掺杂层包括p型氮化镓层。在一些实施例中，所述III-V化合物p型掺杂层掺杂有选自由镁、钙、锌、铍和碳组成的组的杂质；并且所述III-V化合物n型掺杂层掺杂有选自由硅和氧组成的组的杂质。在一些实施例中，所述场板包括选自以下的导电材料：氮化钛、钛、钛铝、铝铜、它们的组合。在一些实施例中，所述氮化镓层是未掺杂的或无意掺杂的。在一些实施例中，所述源极部件、所述漏极部件和所述栅极堆叠件被配置为具有所述氮化镓层和所述氮化铝镓层以形成高电子迁移率晶体管。

在另一个示例方面，本发明提供了一种半导体结构。该半导体结构包括：第一III-V化合物层，位于衬底上；第二III-V化合物层，直接位于该第一III-V化合物层上，该第二III-V化合物层在组分上不同于该第一III-V化合物层并且还包括铝；栅极堆叠件，位于该第二III-V化合物层上；源极部件和漏极部件，设置在该第二III-V化合物层上；以及场板，设置在该栅极堆叠件上方并且电连接至该源极部件，其中，该场板包括具有阶梯式结构的至少三个段。

在一些实施例中，所述衬底包括蓝宝石衬底、硅衬底和碳化硅衬底之一；所述第一III-V化合物层包括氮化镓(GaN)层；所述第二III-V化合物层包括氮化铝镓(AlGaN)层；所述栅极堆叠件包括p型掺杂III-V化合物层。在一些实施例中，所述场板包括水平延伸的第一段、从所述第一段竖直延伸的第二段和从所述第二段水平延伸的第三段。在一些实施例中，所述场板还包括从所述第三段竖直延伸的第四段以及从所述第四段水平延伸的第五段。

在又另一示例方面，本发明提供了一种方法。该方法包括：在衬底上形成第一III-V化合物层；在该第一III-V化合物层上形成第二III-V化合物层，其中，该第二III-V化合物层在组分上不同于该第一III-V化合物层并且还包括铝；在该第二III-V化合物层上形成栅极堆叠件；在该第二III-V化合物层上形成源极部件和漏极部件，并且该源极部件和漏极部件由该栅极堆叠件插入；以及在该栅极堆叠件上方形成场板，并且使该场板电连接至该源极部件，其中，该场板包括以阶梯式结构配置的至少三个段。

在一些实施例中，形成所述第一III-V化合物层包括形成未掺杂的氮化镓层；形成所述第二III-V化合物层包括形成氮化铝镓层；并且形成所述场板包括：在所述栅极堆叠件、所述源极部件和所述漏极部件上形成介电材料层，执行第一图案化工艺以在所述介电材料层中形成沟槽，在所述介电材料层上沉积导电层，以及对所述导电层执行第二图案化工艺，从而产生图案化的导电层，所述图案化的导电层具有位于所述沟槽的底面中的第一段、位于所述沟槽的侧壁上的第二段以及位于所述介电材料层的顶面上的第三段，其中，所述第一段、所述第二段和所述第三段连续连接。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。