具体实施方式

以下结合附图对本发明提出的半导体结构及其形成方法的具体实施方式做详细说明。

随着半导体器件的集成度的不断增加，半导体器件可能会产生漏电流。发明人研究发现，产生漏电流的原因是，在半导体结构中形成了寄生晶体管结构。该寄生晶体管结构会在半导体器件中形成漏电流。

发明人进一步研究发现，在半导体结构中，埋入式字线(WL)会同时穿过有源区(AA)和浅沟槽隔离区(STI)，而浅沟槽隔离区的埋入式字线在工作时会在与其相邻的有源区感应出反型层，形成寄生晶体管结构，从而产生漏电流。

因此，本发明提供一种半导体结构形成方法及半导体结构，其能够避免形成寄生晶体管结构，从而避免在半导体结构中产生漏电流。

图1为本发明半导体结构形成方法的一具体实施方式的步骤示意图，请参阅图1，本发明半导体结构形成方法包括如下步骤：步骤S10，提供半导体衬底，所述半导体衬底具有多个独立的有源区，所述有源区通过浅沟槽隔离区隔离；步骤S11，刻蚀所述有源区及所述浅沟槽隔离区以形成沟槽，所述沟槽包括第一沟槽和第二沟槽；所述第一沟槽位于所述有源区中，所述第二沟槽位于所述浅沟槽隔离区中，所述第一沟槽的宽度大于所述第二沟槽的宽度；步骤S12，在所述沟槽中形成字线，所述字线包括第一字线和第二字线，所述第一字线位于所述第一沟槽中，所述第二字线位于所述第二沟槽中，所述第一字线的宽度大于所述第二字线的宽度。

图2A～图2N是本发明半导体结构形成方法的一具体实施方式的工艺流程图。

请参阅步骤S10、图2A及图2B，其中，图2A为俯视图，图2B为沿图2A中A-A线的剖面结构示意图，提供半导体衬底，所述半导体衬底具有多个独立的有源区201，所述有源区201通过浅沟槽隔离区202隔离。

所述半导体衬底的材料可以为硅(Si)、锗(Ge)、硅锗(GeSi)、或碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底材料为硅。所述半导体衬底中根据需要掺杂一定的杂质离子，所述杂质离子可以为N形杂质离子或P形杂质离子。在一实施例中，所述掺杂包括阱区掺杂和源漏区掺杂。

本发发明提供一种所述有源区201的形成方法，所述形成方法包括如下步骤：采用光刻刻蚀的方法在半导体衬底中多个浅沟槽；在所述浅沟槽内填充隔离材料形成所述浅沟槽隔离区202，所述隔离材料包括但不限于氧化硅、氮化硅、氮氧化硅或其他合适的隔离材料。本具体实施方式中，所述隔离材料为氧化硅。被所述浅沟槽隔离区202隔离的半导体衬底即为所述有源区201。本具体实施方式中，如图2A所示，所述有源区201沿B1方向延伸，相邻行中有源区201位置可以具有一定的错位。

其中，在本具体实施方式中，在所述浅沟槽内填充隔离材料时，所述隔离材料还覆盖所述半导体衬底的上表面，即在所述有源区201的上表面也覆盖隔离材料。在图2A中，由于有源区201被隔离材料遮挡，所以采用虚线绘示。在本发明其他具体实施方式中，在所述浅沟槽内填充隔离材料后，所述半导体衬底的上表面的隔离材料被去除，仅保留位于所述浅沟槽内的隔离材料；或者在所述浅沟槽内填充隔离材料时，仅在所述浅沟槽内填充隔离材料，在所述半导体衬底上表面并未覆盖隔离材料。

可选地，在步骤S10之后包括如下步骤：请参阅步骤S100及图2C，在所述半导体衬底表面形成牺牲层210，所述牺牲层210覆盖所述有源区201及所述浅沟槽隔离区202。所述牺牲层210的材料包括二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、碳中的一种或多种。

请参阅步骤S11、图2D～图2I，刻蚀所述有源区201及所述浅沟槽隔离区202以形成沟槽203，所述沟槽203包括第一沟槽203A和第二沟槽203B，所述第一沟槽203A位于所述有源区201中，所述第二沟槽203B位于所述浅沟槽隔离区202中，所述第一沟槽203A的宽度大于所述第二沟槽203B的宽度。

在本具体实施方式中，由于在所述半导体衬底表面还具有牺牲层210，则在执行步骤S11时，牺牲层210也被对应刻蚀，以形成所述沟槽203。

在本步骤中，可通过光刻及刻蚀工艺形成所述沟槽203。在刻蚀时，通过改变刻蚀物质对所述浅沟槽隔离区202及有源区201的刻蚀速率来控制所述第一沟槽203A及第二沟槽203B的宽度，即控制所述刻蚀物质对所述浅沟槽隔离区202及有源区201的刻蚀选择比而控制所述第一沟槽203A及第二沟槽203B的宽度。具体地说，刻蚀物质对所述浅沟槽隔离区202的刻蚀速率小于对所述有源区201的刻蚀速率，以使所述第一沟槽203A的宽度大于所述第二沟槽203B的宽度。

下面列举一所述沟槽的形成方法的具体实施方式。在该具体实施方式中，所述浅沟槽隔离区202为二氧化硅隔离区，所述有源区201为硅有源区。所述沟槽的形成方法包括如下步骤：

请参阅图2D，在牺牲层210上形成掩膜层220及光阻层230，所述掩膜层220可为单层或者多层，在该具体实施方式中，所述掩膜层220包括依次设置的碳层221及SION层222。

请参阅图2E，图形化所述光阻层230，形成窗口231。具体地说，在该步骤中，采用灰化的方法图形化所述光阻层230。

请参阅图2F，沿所述窗口231刻蚀所述掩膜层220，暴露出所述牺牲层210。在该步骤中，可采用HBr与CF₄作为刻蚀气体去除SION层222；O₂、SO₂及Ar气作为刻蚀气体去除碳层221。

请参阅图2G，继续刻蚀所述牺牲层210，暴露出所述有源区及所述浅沟槽隔离区。在该步骤中，可采用CF₄、CH₂F₂及He气作为刻蚀气体去除牺牲层210，以暴露出所述有源区及所述浅沟槽隔离区。

请参阅图2H，采用Cl₂、HBr、CF₄及CHF3作为气源，采用等离子体工艺第一次刻蚀所述有源区201及所述浅沟槽隔离区202若干时间。在该步骤中，所述Cl₂、HBr、CF₄及CHF₃对硅的刻蚀速率大于对二氧化硅的刻蚀速率，因此，在该步骤中，可控制刻蚀参数，例如刻蚀时间，初步形成具有设定宽度的所述第一沟槽203A。可以理解的是，在该步骤中，浅沟槽隔离区也会被刻蚀，只是刻蚀量与硅相比要少很多。

其中，光阻层230及掩膜层220在刻蚀的过程中会被逐渐刻蚀去除，若是在图2H所示形成第一沟槽203A的步骤之前，光阻层230及掩膜层220未被完全去除，则采用灰化及刻蚀等工艺去除所述光阻层230及掩膜层220。

请参阅图2I及图2J，其中图2I为俯视图，图2J为沿图2I中A-A线的剖面示意图，采用CF₄及CHF₃作为气源，采用等离子体工艺第二次刻蚀所述有源区201及所述浅沟槽隔离区202若干时间。在该步骤中，CF₄及CHF₃对二氧化硅的刻蚀速率大于对硅的刻蚀速率，因此，在该步骤中，可控制刻蚀参数，例如刻蚀时间，形成具有设定宽度的所述第二沟槽203B。可以理解的是，在该步骤中，所述有源区201也会被继续刻蚀，只是刻蚀量与二氧化硅相比要少很多。

进一步，在刻蚀后，还包括副产物清理步骤。例如，采用O₂作用于第一沟槽203A及第二沟槽203B若干时间，以清理副产物。

采用上述方法形成的第一沟槽203A的宽度W1大于第二沟槽203B的宽度W2。可以理解的是，本领域技术人员也可采用其他方法形成所述沟槽。由于第一沟槽203A的宽度W1大于第二沟槽203B的宽度W2，则后续形成的第一字线与第二字线的宽度也不同。

进一步，所述第一沟槽203A的宽度W1为20～30nm，所述第二沟槽203B的宽度W2为17～25nm，所述第一沟槽203A的宽度W1与所述第二沟槽203B的宽度W2之差为4～10nm。若所述第二沟槽203B的尺寸太小，则会导致后续形成在第二沟槽203B中的第二字线270B(绘示于图2L中)的宽度太小，进而导致字线阻值偏大及晶体管的开启变慢。

进一步，在本具体实施方式中，所述第一沟槽203A的深度D1小于所述第二沟槽203B的深度D2，则后续形成的第一字线与第二字线的深度也不同。

请参阅步骤S12，在所述沟槽203中形成字线。所述字线包括第一字线和第二字线，所述第一字线位于所述第一沟槽中，所述第二字线位于所述第二沟槽中，所述第一字线的宽度大于所述第二字线的宽度。

下面列举一字线的形成方法的具体实施方式。

请参阅图2K，在所述沟槽203中依次形成介质层240、黏附层250和导电层260，所述介质层240至少覆盖所述沟槽203内表面，所述黏附层250至少覆盖所述介质层240，所述导电层260至少填满所述沟槽203。在本具体实施方式中，仅在所述沟槽203中形成所述介质层240、黏附层250，在本发明其他具体实施方式中，由于制备工艺的影响，在所述牺牲层210的上表面也依次形成所述介质层240及黏附层250；在形成导电层260之前，去除所述牺牲层210表面的所述介质层240及黏附层250。在本具体实施方式中，所述导电层260也覆盖所述牺牲层210的上表面。

其中，所述介质层240可为氧化层，其可作为栅极氧化层使用。可采用原位水汽生成(In-Situ Steam Generation，ISSG)工艺形成所述介质层240。可以理解的是，若采用原位水汽生成工艺形成所述介质层240，由于所述浅沟槽隔离区202的材料不能被氧化，因此，仅在所述有源区201的第一沟槽中203A中形成所述介质层240，在所述浅沟槽隔离区202的第二沟槽203B中并未形成所述介质层240；若是采用沉积等方式形成所述介质层240，则在所述第一沟槽203A及所述第二沟槽203B中均能够形成所述介质层240。

所述黏附层250可为氮化钛层，所述导电层260可为金属钨层。

请参阅图2L及图2M，其中图2L为俯视图，图2M为沿图2L中A-A线的剖面示意图，去除部分所述黏附层250及导电层260，形成字线270，所述字线270的上表面低于所述半导体衬底的表面。在该步骤中，刻蚀所述导电层260至设定高度，再去除未被导电层260覆盖的部分黏附层250，以形成字线270，其中，在所述第一沟槽203A中形成第一字线270A，在第二沟槽203B中形成第二字线270B。由于所述介质层240及黏附层250厚度较小，为了避免附图中线条重叠，在图2K中并未绘示介质层240及黏附层250。可以理解的是，在该步骤中，介质层240也会随着刻蚀工艺的进行而被部分去除或者减薄。

进一步，在形成的字线结构中，所述黏附层250的上表面低于所述导电层260的上表面，以降低GIDL(Gate Induce Drain Leakage)效应。

请参阅图2M，由于所述第一沟槽203A的宽度W1大于所述第二沟槽203B的宽度W2，则所述第一字线270A的宽度C1大于所述第二字线270B的宽度C2。所述第二字线270B与其相邻的有源区201之间的浅沟槽隔离区202的厚度H足够大，则在所述第二字线270B通电工作时，所述第二字线270B在所述有源区201感应的反型层的厚度很小或者没有，不足以形成寄生晶体管结构，进而不会形成漏电流，大大提高了半导体器件的存储性能。而在现有技术中，第一字线与第二字线等宽，则第二字线通电工作时，所述第二字线在与其相邻的有源区感应的反型层的厚度很大，能够形成寄生晶体管结构，从而会形成漏电流。

进一步，由于所述第一沟槽203A的深度D1小于所述第二沟槽203B的深度D2，则所述第一字线270A的底部至所述半导体衬底表面的距离H1小于所述第二字线270B的底部至所述半导体衬底表面的距离H2，以形成鳍状结构，增大沟道宽度，提高后续形成的半导体器件的晶体管的性能。进一步，所述第一字线270A的底部至所述半导体衬底表面的距离H1为140～165nm，所述第二字线270B的底部至所述半导体衬底表面的距离H2为175～190nm。

进一步，所述第一字线270A与所述第二字线270B的上表面平齐，所述第一字线270A与所述第二字线270B的上表面至所述半导体衬底的表面的距离H3为60～75nm。进一步，在步骤S12后，还包括如下步骤：请参阅图2N，填充保护层280，所述保护层280至少覆盖所述字线270，以避免所述导电层260被氧化。所述保护层280可以为SiN层。其中，在本具体实施方式中，所述保护层280也覆盖所述牺牲层210的表面。

本发明还提供一种采用上述制备方法形成的半导体结构。图3A及图3B为本发明半导体结构的一具体实施方式的结构示意图，其中，图3A为俯视图，图3B为沿图3A中A-A线的剖面示意图，请参阅图3A及图3B，所述半导体结构包括半导体衬底及字线370。

所述半导体衬底具有多个独立的有源区301，所述有源区301通过浅沟槽隔离区302隔离。

所述字线370包括第一字线370A和第二字线370B，所述第一字线370A位于所述有源区301中，所述第二字线370B位于所述浅沟槽隔离区302中。所述第一字线370A的宽度C1大于所述第二字线370B的宽度C2。进一步，所述第一字线370A的宽度C1为20～30nm，所述第二字线370B的宽度C2为17～25nm，所述第一字线370A的宽度与所述第二字线370B的宽度之差为4～10nm。其中，若第二字线370B的宽度太小，进而导致字线阻值偏大及晶体管的开启变慢。

进一步，所述第一字线370A的底部至所述半导体衬底表面的距离H1小于所述第二字线370B的底部至所述半导体衬底表面的距离H2，以形成鳍状结构，增大沟道宽度，提高后续形成的半导体器件的晶体管的性能。进一步，所述第一字线370A的底部至所述半导体衬底表面的距离H1为140～165nm，所述第二字线370B的底部至所述半导体衬底表面的距离H2为175～190nm。

进一步，所述第一字线370A与所述第二字线370B的上表面平齐，所述第一字线370A与所述第二字线370B的上表面至所述半导体衬底的表面的距离H3为60～75nm。

图4是本发明半导体结构的另一具体实施方式的结构示意图，请参阅图4，在该具体实施方式中，所述半导体结构还包括保护层380，所述保护层380至少覆盖所述字线370。

在本发明中，所述第二字线370B与其相邻的有源区301之间的浅沟槽隔离区302的厚度H足够大，则在所述第二字线370B通电工作时，所述第二字线370B在所述有源区301感应的反型层的厚度很小或者没有，不足以形成寄生晶体管结构，进而不会形成漏电流，大大提高了半导体器件的存储性能。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。