一种ook解调电路
阅读说明：本技术 一种ook解调电路 (OOK demodulation circuit ) 是由 吕游 何峰 赵海军 龚高茂 于 2021-08-25 设计创作，主要内容包括：本发明公开了一种OOK解调电路,其包括模拟数字转换器ADC、第一抽取电路、第二抽取电路、符号硬判决；ADC用于接收,将硬件上的调制模拟信号转为数字信号,送给数字解调部分；第一抽取电路,第一抽取电路用于对ADC的输出进行2倍码率的抽取；第二抽取电路,第二抽取电路用于对第一抽取电路的输出进行1/2抽取,送给符号判决模块进行符号判决；符号硬判决电路用于对抽取后的数据进行判决输出,判决后的数据得到0和1就是恢复出的解调基带数据。本发明的ADC的采样时钟采用LO+DDS可以满足各种码率的OOK信号；此外,ADC只需要2倍码率Rb的采样率,减少了硬件功耗和设计难度,同时也减少了硬件成本。(The invention discloses an OOK demodulation circuit, which comprises an analog-digital converter (ADC), a first extraction circuit, a second extraction circuit and symbol hard decision; the ADC is used for receiving, converting the modulated analog signal on the hardware into a digital signal and sending the digital signal to the digital demodulation part; the first extraction circuit is used for extracting 2 times of code rate of the output of the ADC; the second extraction circuit is used for 1/2 extraction of the output of the first extraction circuit and sending the output to the symbol decision module for symbol decision; the symbol hard decision circuit is used for carrying out decision output on the extracted data, and the obtained 0 and 1 of the decided data are the recovered demodulation baseband data. The sampling clock of the ADC of the invention adopts LO + DDS to meet OOK signals of various code rates; in addition, the ADC only needs 2 times of the sampling rate of the code rate Rb, so that the power consumption and the design difficulty of hardware are reduced, and meanwhile, the hardware cost is also reduced.)
技术领域
本发明涉及集成电路领域，具体来说，涉及一种OOK解调电路。
背景技术
现有的二进制开关键控(On-Off Keying，OOK)解调，一般采用高速ADC对信号进行多倍采样，通常为4倍以上，在FPGA内部对多倍采样的数据进行数据位bit估计，进行位数据恢复，从而完成OOK解调。
参考图1，图1是现有的采用ADC多倍采样的OOK解调电路，其包括ADC、多倍码率积分、符号硬判决、符号鉴相，西格玛∑预积分、符号环路滤波器、脉冲产生电路CLK。
其中ADC用于接收调制信号，将硬件上的调制模拟信号转为数字信号，送给数字解调部分。多倍码率积分用于将多倍采样数据进行积分得到两倍采样的结果。一个符号数据两次采样。
符号硬判决电路用于对解调后的数据进行0和1的判决区分。得到恢复的解调数据。
符号鉴相用于对接收数据进行位同步结果的误差提取，根据这个误差可以对位同步进行调整。
西格玛∑预积分用于对误差信号进行积分平滑处理，去除掉误差量中的粗大值，使得补偿的误差值更加准确。
符号环路滤波器用于对误差信号进行滤波，使得控制的误差信号更加平滑。
脉冲产生电路CLK用于产生脉冲供多倍码率积分使用。
在处理器内部对多倍采样数据进行码源恢复处理。图1中的ADC的采样时钟必须满足通信码率Rb的4倍以上速率。当OOK通信码率较高的时候，ADC采样时钟就需要更高的采样速率，同时处理器需要对ADC采集的大量数据进行运算，用来解调恢复基带数据，这种方法受到ADC采样设计的限制，只能用于速率较低的OOK通信，并且处理器需要进行大量的数据运算，整体功耗较高。
ADC对信号进行采样，解调处理芯片内部需要对采样信号进行位同步跟踪并恢复处基带数据。具体的恢复是对多倍码率下的数据进行积分得到符号信息，然后进行符号的同步鉴相得到位同步的环路误差。经过环路滤波器将这个误差量补偿到整个位同步的环路中，整个环路完成了基带数据的恢复。当码率很高的时候，ADC采集需要的采样率是成倍的增加，解调芯片内部的数据处理量也是成倍增加，导致硬件设计非常复杂。而且受ADC器件的限制，采样率不可能大于Ghz。导致这种方案下的OOK解调最高只能做到百M的码率。
本文提供的背景描述用于总体上呈现本公开的上下文的目的。除非本文另外指示，在该章节中描述的资料不是该申请的权利要求的现有技术并且不要通过包括在该章节内来承认其成为现有技术。
发明内容
针对相关技术中的上述技术问题，本发明提出一种OOK解调电路，其包括模拟数字转换器ADC、第一抽取电路、第二抽取电路、符号硬判决；
ADC用于接收，将硬件上的调制模拟信号转为数字信号，送给数字解调部分；
第一抽取电路，第一抽取电路用于对ADC的输出进行2倍码率的抽取；
第二抽取电路，第二抽取电路用于对第一抽取电路的输出进行1/2抽取，送给符号判决模块进行符号判决；
符号硬判决电路用于对抽取后的数据进行判决输出，判决后的数据得到0和1就是恢复出的解调基带数据。
具体的，所述的OOK解调电路，还包括如下器件：
正交调制电路，所述正交调制电路用于接收误差时钟信号，并和本振信号进行合成，用以合成采样时钟。
具体的，所述的OOK解调电路，还包括如下器件：
位直接数字频率合成器，用于将误差信号转换为频率信息；
数字模拟转换器DAC，用于将所述频率信息转换为误差时钟信号。
具体的，所述的OOK解调电路，还包括如下器件，
符号环路滤波器用于对误差信号进行滤波，并将滤波后的误差信号送给位直接数字频率合成器进行处理；
所述位直接数字频率合成器，用于将滤波后的误差信号转换为频率信息。
具体的，所述的OOK解调电路，还包括如下器件：
西格玛∑预积分用于对误差信号进行积分平滑处理用以生成平滑后的误差信号；
所述符号环路滤波器用于对平滑后的误差信号进行滤波。
具体的，所述的OOK解调电路，还包括如下器件：
鉴相器，用于对第一抽取电路抽取后的信号进行位同步结果的误差提取以获取误差信号。
所述的OOK解调电路，所述正交调制电路通过复数共轭乘法将本振信号产生的频率与误差时钟信号的频率进行合成。
具体的，所述的OOK解调电路，所述鉴相器为：
E(r)＝S(YI(r-1/2))[S(YI(r))-S(YI(r-1))]+S(YQ(r-1/2))[sign(YQ(r))-S(YQ(r-1))]
其中：
S(YI(r-1/2))[S(YI(r))-S(YI(r-1))]和S(YQ(r-1/2))[sign(YQ(r))-S(YQ(r-1))]为当前时刻I路和Q路即时支路的累加和；S表示采样点的符号位，正数取1，负数取0；YI(r)和YQ(r)表示第r个符号I、Q两路在判决时刻的采样点值，YI(r-1/2)和YQ(r-1/2)表示介于第r和r-1个符号的中间采样点值。
具体的，所述环路滤波器为一阶理想有源比例积分滤波器。
具体的，所述环路滤波器的表达式为：
y(n)＝y(n-1)+k1·x(n)-k2·x(n-1)
其中：x(n)为当前时刻环路误差量，x(n-1)为上一时刻环路误差量，y(n)为当前时刻需环路滤波器输出误差量，y(n-1)为上一时刻环路滤波器输出误差量，k1，k2为环路滤波器的参数。
本发明的ADC的采样时钟采用LO+DDS可以满足各种码率的OOK信号；此外，在同等OOK通信码率下，本实施的ADC选型只需要2倍码率Rb的采样率，减少了硬件功耗和设计难度，同时也减少了硬件成本，从另一方面，在相同采样率的ADC下，可以实现更高码率的OOK通信系统。FPGA部分接收到的信号是基于两倍采样，数据处理量更小，处理相对比较简单。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种现有的OOK解调电路示意图；
图2是本发明实施例提供的一种OOK解调电路示意图；
图3是本发明实施例提供的正交调制电路示意图；
图4是本发明实施例的位同步鉴相示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
参考图2，本实施例公开了一种OOK解调电路，其包括：ADC、第一抽取电路、鉴相器、第二抽取电路、符号硬判决。
其中ADC用于接收，将硬件上的调制模拟信号转为数字信号，送给数字解调部分。
第一抽取电路，第一抽取电路用于对ADC的输出进行2倍码率的抽取，抽取完成后得到的采样数据是通信码率的2倍。当ADC采样率本身就是通信码率的2倍时，这个抽取模块不使能工作。
第二抽取电路，第二抽取电路用于对第一抽取电路的输出进行1/2抽取。即第二抽取电路的抽取因子是2。抽取完成后的数据就是通信码率，送给符号判决模块进行符号判决。
符号硬判决电路用于对抽取后的数据进行判决输出，判决后的数据得到0和1就是恢复出的解调基带数据。
鉴相器用于对接收数据进行位同步结果的误差提取以获取误差信号，根据这个误差可以对位同步进行调整。
本实施例的ADC选型只需要2倍码率Rb的采样率，减少了硬件功耗和设计难度，同时也减少了硬件成本，从另一方面，在相同采样率的ADC下，可以实现更高码率的OOK通信系统。FPGA部分接收到的信号是基于两倍采样，数据处理量更小，处理相对比较简单。
实施例二
参考图2，本实施例公开了一种OOK解调电路，其包括：ADC、第一抽取电路、鉴相器、第二抽取电路、符号硬判决、西格玛∑预积分、符号环路滤波器、位直接数字频率合成器(Direct Digital Synthesizer，DDS)、数字模拟转换器(Digital to Analog Converter，DAC)、正交调制电路、本振LO。
其中ADC用于接收，将硬件上的调制模拟信号转为数字信号，送给数字解调部分。
第一抽取电路，第一抽取电路用于对ADC的输出进行2倍码率的抽取，抽取完成后得到的采样数据是通信码率的2倍。当ADC采样率本身就是通信码率的2倍时，这个抽取模块不使能工作。
第二抽取电路，第二抽取电路用于对第一抽取电路的输出进行1/2抽取。即第二抽取电路的抽取因子是2。抽取完成后的数据就是通信码率，送给符号判决模块进行符号判决。
符号硬判决电路用于对抽取后的数据进行判决输出，判决后的数据得到0和1就是恢复出的解调基带数据。
鉴相器用于对接收数据进行位同步结果的误差提取以获取误差信号，根据这个误差可以对位同步进行调整。
西格玛∑预积分用于对误差信号进行积分平滑处理，去除掉误差量中的粗大值，使得补偿的误差值更加准确。
符号环路滤波器用于对误差信号进行滤波，使得控制的误差信号更加平滑。
位DDS用于合成环路滤波器给出的误差信号转换为频率信息，数字信号的频率通过硬件上的DAC转为电信号，通过正交调制芯片，将本振LO时钟和DAC送出的误差时钟进行合成，合成后的信号送给ADC作为采样时钟，因为这个采样时钟中包含了位同步的误差控制信息，所以这个环路稳定后可以保证ADC的采样每次都能采集到通信数据码片的正中间。
本实施例的ADC的采样时钟采用LO+DDS可以满足各种码率的OOK信号；此外，在同等OOK通信码率下，本实施的ADC选型只需要2倍码率Rb的采样率，减少了硬件功耗和设计难度，同时也减少了硬件成本，从另一方面，在相同采样率的ADC下，可以实现更高码率的OOK通信系统。FPGA部分接收到的信号是基于两倍采样，数据处理量更小，处理相对比较简单。
参考图3，本实施例中的正交调制电路如图3所述，通过复数共轭乘法将本振LO产生的频率与本地统计的位同步误差信息频率进行合成的过程，采用复数乘法合成不会产生镜像频率分量。
本实施例的采用的鉴相器如下：
E(r)＝S(YI(r-1/2))[S(YI(r))-S(YI(r-1))]+S(YQ(r-1/2))[sign(YQ(r))-S(YQ(r-1))]
其中：
S(YI(r-1/2))[S(YI(r))-S(YI(r-1))]和S(YQ(r-1/2))[sign(YQ(r))-S(YQ(r-1))]为当前时刻I路和Q路即时支路的累加和(预积分后的值)。S表示采样点的符号位(正数取1，负数取0)。
YI(r)和YQ(r)表示第r个符号I、Q两路在判决时刻的采样点值，YI(r-1/2)和YQ(r-1/2)表示介于第r和r-1个符号的中间采样点值。
从鉴相公式可以知道看出，如果第r个采样点和第r-1个采样点的极性相反，那么则r-1/2这个样点应该为零或者在零附近正负跳动；如果第r和r-1个样点的极性相同，则S(YI(r))-S(YI(r-1))＝0。参考图4，从另外一个角度说，如果位同步成果，那么其误差信号E(r)为0。如果超前，那么其误差为负，如果滞后，那么其误差为正。
本实施例的环路滤波器采用的是一阶理想有源比例积分滤波器(构成二阶环路)，该滤波器公式如下：
采用环路系统参数表示为
计算T1和T2为：
将T1和T2代入滤波器公式整理得：
取代入得：
做向后差分数字化处理(双极性变化法)得到Z域上的表达式：
整理得：
即：
ε：阻尼系数 ωn：自然角频率
T：积分时间(鉴相频率) K：环路增益
Ui(t)：输入信号 Uo(t)：输出信号
将上式转换为数字域处理，则对应输入与输出之间的表达式：
即得到：
y(n)＝y(n-1)+k1·x(n)-k2·x(n-1)
其中：x(n)为当前时刻环路误差量，x(n-1)为上一时刻环路误差量，y(n)为当前时刻需环路滤波器输出误差量，y(n-1)为上一时刻环路滤波器输出误差量。k1，k2即为工程程序设计时需要提供的环路滤波器参数。
关于k1和k2的计算公式中：T为积分累加时间(倒数即为更新/控制频率，更新频率与环路带宽的关系：一般环路带宽选择为更新频率1/10以下环路就能稳定，达到1/50或者1/100即可)；ωn为环路滤波器的自然圆频率，BL为环路等效噪声带宽，ξ为阻尼系数；阻尼系数ξ的最优值通常取0.707，则得到
ω0＝1.89BL。
综上，工程实现中，根据不同的环路性能要求(需要满足的环路动态性能)，只需要选择合适的环路带宽BL、积分时间T(更新频率)就能得到所需滤波器的系数k1、k2(环路增益K一般设计为1)。因此FPGA实现两个环路的时候，只要将3个环路参数T、k1、k2设置为模块参数可配置即可。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
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