具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种可变权重的多位存内计算装置，以实现可变权重的多比特存内计算。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

实施例1

本发明公开一种可变权重的多位存内计算装置，所述装置包括：行驱动模块、列驱动模块、多输入选择模块、累加模块、N个存算模块和N个均压模块，其中，N为大于等于1的正整数；所述行驱动模块和所述列驱动模块均与各所述存算模块连接，所述存算模块和所述均压模块一一对应设置且连接，所述多输入选择模块与N个所述均压模块依次连接，N个所述均压模块均与所述累加模块连接；所述行驱动模块用于输入字线信号WL至各所述存算模块；所述列驱动模块用于输入8N个位线信号BL和8N个反位线信号BLB至各所述存算模块；所述多输入选择模块用于根据输入数据生成多个脉冲波，并将多个脉冲波和开关控制指令发送至各所述均压模块；各所述存算模块根据所述字线信号WL、所述位线信号BL和所述反位线信号BLB进行存储权重和计算权重；各所述均压模块用于利用电荷共享，根据所述输入数据和所述开关控制指令进行均压并输出多位权重；所述累加模块用于将输出的多位权重进行模数转换后累加，获得最终结果。所述存算模块包括8个阵列设置的6T-SRAM存储单元。

作为一种可选的实施方式，本发明所述均压模块包括8个均压单元；第i个所述均压单元与第i个6T-SRAM存储单元连接，其中，i为大于等于1且小于等于8的正整数。第i个所述均压单元包括：开关管M_i-1、电容C_2i-2、电容C_2i-1、开关管S₀、开关管S₁、开关管S₂和开关管S₃；开关管M_i-1的一端与第i个6T-SRAM存储单元连接，用于输入位线信号BL[i-1]；开关管M_i-1的另一端分别与开关管S₀的一端和开关管S₁的一端连接，开关管S₀的另一端与电容C_2i-2的一端连接，电容C_2i-2的另一端接地，开关管S₁的另一端分别与开关管S₂的一端和开关管S₃的一端连接，开关管S₂的另一端与电容C_2i-1的一端连接，电容C_2i-1的另一端接地，开关管S₃的另一端与所述累加模块连接；开关管M_i-1、开关管S₀、开关管S₁、开关管S₂和开关管S₃均与所述多输入选择模块连接。

实施例2

如图1所示，本发明以N等于4为例，图1中圆圈表示省略号，仅仅给出第一个存算模块4、第四个存算模块4、与第一个存算模块4相连接的第一个均压模块5和与第四个存算模块4相连接的第四个均压模块5。行驱动模块1用于发送位线信号WL至4个存算模块4，列驱动模块2用于输出位线信号BL[0]-BL[31]和反位线信号BLB[0]-BLB[31]，将位线信号BL[0]-BL[7]和反位线信号BLB[0]-BLB[7]输入至第一个存算模块4中，以此类推，将位线信号BL[24]-BL[31]和反位线信号BLB[24]-BLB[31]输入至第四个存算模块4中。多输入选择模块3根据输入数据生成多个脉冲波，并将多个脉冲波和开关控制指令至4个所述均压模块5；第1个所述存算模块4根据所述字线信号WL、所述位线信号BL[0]-BL[7]和所述反位线信号BLB[0]-BLB[7]进行存储权重和计算权重；以此类推，第4个所述存算模块4根据所述字线信号WL、所述位线信号BL[24]-BL[31]和所述反位线信号BLB[24]-BLB[31]进行存储权重和计算权重；4个所述均压模块5根据所述输入数据和所述开关控制指令进行均压并输出多位权重；所述累加模块6用于将输出的多位权重OUT[1]-OUT[3]进行模数转换后累加，获得最终结果。

当输入数据为1个4bit的数据时，在多输入选择模块3中产生不同脉冲个数的脉冲波，通过脉冲波的数量区别不同的输入。例如输入数据为0时，产生的脉冲波的个数为0，输入数据为1时，产生1个脉冲波，输入数据为15时，产生15个脉冲波。脉冲波的个数对应多次等时长的放电。

如图2所示，图2中圆圈表示省略号，存算模块4包括8个阵列设置的6T-SRAM存储单元。多个6T-SRAM存储单元的结构相同，以第1个6T-SRAM存储单元为例进行论述：

第1个所述6T-SRAM存储单元包括：晶体管T₁、晶体管T₂、晶体管T₃、晶体管T₄、晶体管T₅和晶体管T₆；晶体管T₁的源极和晶体管T₂的源极均与电源VDD连接，晶体管T₁的栅极、晶体管T₃的栅极、晶体管T₂的漏极和晶体管T₄的漏极均与Q点连接，晶体管T₂的栅极、晶体管T₄的栅极、晶体管T₁的漏极和晶体管T₃的漏极均与QB点连接，晶体管T₃的源极和晶体管T₄的源极均与公共端VSS连接，晶体管T₅的栅极和晶体管T₆的栅极均与所述行驱动模块连接，晶体管T₅的漏极与QB点连接，晶体管T₅的源极与所述列驱动模块连接，晶体管T₆的源极与Q点连接，晶体管T₆的漏极与所述列驱动模块连接。晶体管T₅的源极输入位线信号BL[0]，晶体管T₆的漏极输入反位线信号BL[0]。以此类推，第8个所述6T-SRAM存储单元中的晶体管T₅的源极输入位线信号BL[7]，晶体管T₆的漏极输入反位线信号BL[7]。

图2中的开关管T₁-T₆用于存储权重，以第1个6T-SRAM存储单元为例进行分析：本发明主要分为权重存储阶段和权重计算阶段；进行权重存储时，令WL=1，当BL[0]=0，BLB[0]=1时，写入权重0；当BL[0]=1，BLB[0]=0时，写入权重1。进行权重计算时，当WL=1时，BL[0]=1，如果此时存入的权重是0，则电流顺着BL[0]经过T₅，T₃流到GSS，此时BL[0]的电压降低为0，计算的结果为0；如果此时存入的权重是1，没有电压差，BL[0]电压保持不变，此时计算的结果为1；当WL=0时，BL[0]=0，此时晶体管T₅关闭，无论权重是0还是1，BL[0]保持低电压，此时计算结果为0。这些计算结果被输入到均压模块5中进行下一步的计算。

如图3所示，所述均压模块5包括8个均压单元；第i个所述均压单元与第i个6T-SRAM存储单元连接，其中，i为大于等于1且小于等于8的正整数。第1个所述均压单元包括：开关管M₀、电容C₀、电容C₁、开关管S₀、开关管S₁、开关管S₂和开关管S₃；第2个所述均压单元包括：开关管M₁、电容C₂、电容C₃、开关管S₀、开关管S₁、开关管S₂和开关管S₃；以此类推，第8个所述均压单元包括：开关管M₇、电容C₁₄、电容C₁₅、开关管S₀、开关管S₁、开关管S₂和开关管S₃。

图3中的开关管M₀-M₇用于控制计算的位数。本发明主要分为权重存储阶段和权重计算阶段；进行权重存储时，此时没有输入数据，所以所述均压模块5中的开关管M₀-M₇全部处于关闭状态。当进行权重计算时，如果输入数据为8bit的数据，则会生成多个脉冲波，所述均压模块5中的开关管M₀-M₇全部打开，如果是一个7bit的数据，则控制开关管M₇关闭，开关管M₀-M₆闭合，如果是一个6bit的数据，则控制开关管M₆和M₇关闭，开关管M₀-M₅闭合，以此类推，如果是一个1bit的数据，则控制开关管M₁-M₇关闭，开关管M₀闭合。

各所述均压单元中的开关管S₀-S₃是根据多输入选择模块3生成的开关控制指令进行均压并输出多位权重；所述开关控制指令具体为：先控制开关管S₃断开，闭合开关管S₀-S₂，实现相邻两个电容进行均压；然后控制开关管S₁断开，闭合开关管S₀、S₂和S₃，实现多位权重输出。

借助电荷共享的方式，使得输出满足1：2：4：8：16：32：64：128的关系，因为这是按照二进制的数的特性决定的，二进制的第一位的表示十进制的1，第二位表示十进制的2，第三位表示十进制的4，以此类推，经过电荷共享的输出电压被输入到累加模块，实现模数转换后累加输出。因此各均压模块5中的16个电容C₀-C₁₅满足表1中关系，具体详见表1：

表1 电容比例关系

综上，本发明公开的方案具有以下优点：

1、本发明采用多个6T-SRAM存储单元构建存算模块，进而构建存内计算装置，具有成熟度高、稳定性好的优点，相比于传统的存内计算装置而言，减小了面积。

2、本发明利用多个6T-SRAM存储单元存储权重，同时借助对位线的电压控制实现乘法计算，利用电荷共享实现均压，实现了可变权重的多比特存内计算，适应不同要求的计算。当输入为4bit的数据，权重则是可选的1-8位的权重。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。