具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“竖直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的。当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

一种新型的沟槽DMOS(Double-diffused MOSFET，双扩散金属氧化物半导体)器件需将栅极(Gate)形成在沟槽(Trench)的底部侧壁，从而使得沟槽下方的有源区可以从沟槽底部向上引出。以该沟槽侧壁栅极为多晶硅(Poly)栅极为例，其所在位置无法通过直接打通孔的方式将多晶硅引出。因此该新型的沟槽侧壁栅极面临如何引出进行电连接的技术问题。

对于沟槽侧壁栅极，一种示例性(以栅极是多晶硅材质为例)的引出方式是通过沟槽内的多晶硅引出到晶圆(wafer)表面，这样才能通过通孔内的导电材质给沟槽侧壁栅极施加电位。

在示例性的分裂栅(split gate)工艺中，在分裂栅刻蚀时可以用光刻胶将条状的分裂栅沟槽另一端盖住、只刻蚀一端的多晶硅，沟槽内未被光刻胶覆盖的多晶硅(poly1)在分裂栅刻蚀时被刻蚀至指定的深度，而被光刻胶覆盖的多晶硅仍然保留在晶圆表面，并且底部在沟槽内与被刻蚀的poly1相连。则被刻蚀至沟槽内部的poly1仍然可以通过另一端的多晶硅连接到晶圆表面。

然而，沟槽侧壁栅极如果想要采用上述分裂栅工艺来引出，则在沟槽内的多晶硅刻蚀至指定深度后，还需要通过自对准刻蚀在沟槽底部侧壁形成侧壁栅极。自对准刻蚀时光刻胶已经去除，所以另一端的多晶硅也会被一起刻蚀，因此多晶硅无法停留在晶圆表面便于通过常规通孔工艺引出。如果刻蚀侧壁栅极采用光刻胶作为刻蚀阻挡层，则由于沟槽内填充光刻胶并曝光的工艺很不稳定，因此器件良率无法保证。

图1是一实施例中具有引出结构的沟槽侧壁栅极的制造方法的流程图，包括下列步骤：

S110，在基底上刻蚀形成第一沟槽和第二沟槽。

在基底上刻蚀形成沟槽结构。基底包括半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。基底还可以形成有其他在集成电路制造中常见的结构，例如浅沟槽隔离(STI)结构。

参见图2，沟槽结构包括用于形成沟槽侧壁栅极的第一沟槽21和用于形成引出结构的第二沟槽23，第一沟槽21与第二沟槽23相连通。图2主要是展示出沟槽结构在平面上的形状和分布，因此未绘出第二沟槽23外侧的基底结构。在一个实施例中，第二沟槽23的横截面为包围第一沟槽21的一圈。在图2所示的实施例中，第二沟槽23的横截面为包围第一沟槽21的矩形框，第一沟槽21的横截面为与矩形框的一组对边平行的条形。对于一圈第二沟槽23中只有一条第一沟槽21的实施例，沟槽结构为“日”字形；对于一圈第二沟槽23中有两条第一沟槽21的实施例，沟槽结构为“目”字形。

在一个实施例中，第一沟槽21的槽宽a为0.8～1.4微米，第二沟槽23的槽宽b为0.6～1微米。在一个实施例中，第一沟槽和第二沟槽的深度为2～5微米。

图3是图2所示沟槽结构的剖视图，在图3所示的实施例中，步骤S110的刻蚀是利用硬掩膜12作为刻蚀阻挡层，硬掩膜12的材质可以为二氧化硅。

S120，向第一、第二沟槽内填充栅极材料。

在一个实施例中，栅极材料为多晶硅。在其他实施例中，栅极材料也可使用金属、金属氮化物、金属硅化物或类似化合物。在一个实施例中，可以通过淀积工艺向第一沟槽21和第二沟槽23内填充栅极材料。

在一个实施例中，步骤S120之前还包括在第一沟槽内表面和第二沟槽内表面形成栅极介电层29的步骤。在一个实施例中，栅极介电层29是栅氧层。栅极介电层29也可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅极介电层29可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电介质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。

在一个实施例中，形成栅极介电层29是用炉管生长一层栅氧层。在一个实施例中，生长的栅氧层厚度为

在一个实施例中，形成栅极介电层29之前还包括用炉管在基底表面和沟槽结构内表面生长硅氧化物然后用湿法去除的步骤。具体地，可以利用炉管在基底表面和沟槽结构内表面生长厚度为的一层氧化硅，再用湿法漂去。该步骤能够减弱步骤S110刻蚀形成沟槽结构(深槽刻蚀)时造成的表面损伤，并改善沟槽顶部缺角(undercut)的问题，提升沟槽侧壁的GOI(Gate Oxide Integrity，栅氧完整性)能力。

在一个实施例中，步骤S120填充栅极材料是在保证将第一沟槽和第二沟槽填满的前提下再对填充的栅极材料进行回刻，将栅极材料的高度回刻至基底表面以下

S130，形成露出第一沟槽并部分露出第二沟槽一定宽度的刻蚀阻挡层。

在基底上形成刻蚀阻挡层。参见图4，在一个实施例中，步骤S130的刻蚀阻挡层为光刻胶，图4中用虚线框分别示出光刻胶的内轮廓和外轮廓，可以理解的，图4主要是为了展示刻蚀阻挡层露出第二沟槽23的位置，因此重点在于光刻胶的内轮廓，图4中光刻胶的外轮廓为了不与其他线条重合导致难以辨识因此进行了外扩处理。光刻胶显影后露出第一沟槽21，且部分露出第二沟槽23，第二沟槽23露出的宽度小于第二沟槽23的宽度。在一个实施例中，光刻胶露出的第二沟槽23宽度为0.1～0.5微米。在图4所示的实施例中，光刻胶是将第二沟槽23的内侧露出，光刻胶内侧与第二沟槽23内侧的距离c为0.1～0.5微米。

S140，刻蚀第一沟槽中的栅极材料至所需高度，第二沟槽中的栅极材料也被刻蚀形成缺口。

参见图5，对第一沟槽21中的栅极材料22进行各向异性刻蚀至所需的高度。在一个实施例中是采用各向异性刻蚀气体进行干法刻蚀。由于光刻胶14部分露出第二沟槽23，因此刻蚀气体也会从露出的位置进入，使得第二沟槽23中的栅极材料22被部分刻蚀形成缺口。但由于露出的宽度较小，因此刻蚀的深度较浅，缺口处形成类似台阶的结构(栅极材料22被刻掉一部分形成台阶差)。步骤S140刻蚀后第一沟槽21内剩余的栅极材料22的高度即为后续形成的栅极的高度，因此可以根据栅极所需的高度设定刻蚀掉的栅极材料22的厚度。在一个实施例中，刻蚀后第一沟槽21内剩余的栅极材料22的高度为

S150，去除刻蚀阻挡层后进行化学气相淀积，形成覆盖第一、第二沟槽的硅氧化物。

参见图6，步骤S150完成化学气相淀积(CVD)后，第二沟槽23上的硅氧化物16受缺口影响，淀积厚度会大于第一沟槽21中的栅极材料22上的硅氧化物16的淀积厚度d(因为CVD在有台阶差处会淀积得更厚)。

S160，通过普刻露出第一沟槽中的栅极材料，第二沟槽上的硅氧化物仍有部分保留。

无需使用光刻版，通过普刻将第一沟槽21中的栅极材料22上的硅氧化物16去除，使得第一沟槽21中的栅极材料22露出(普刻采用各向异性刻蚀工艺，第一沟槽21的侧壁在普刻后仍留存有硅氧化物16)，第二沟槽23上的硅氧化物16因厚度大于第一沟槽21中的栅极材料22上的硅氧化物16的厚度，从而能够保证在第一沟槽21中的栅极材料22上的硅氧化物16被去除后，仍有部分硅氧化物16保留在第二沟槽上23(类似于MOS管多晶硅栅极侧墙的形成)，参见图7。

在一个实施例中，为了保证刻蚀后第一沟槽21中的栅极材料22露出，步骤S160有一定量的过刻蚀。

在一个实施例中，步骤S160完成后第二沟槽上23上残留的硅氧化物16的厚度为

S170，自对准刻蚀形成沟槽侧壁栅极，第二沟槽内的栅极材料作为栅极引出结构。

以第一沟槽21的侧壁留存的硅氧化物16为阻挡层刻蚀第一沟槽21中的栅极材料22，在第一沟槽21的底部侧壁形成沟槽侧壁栅极24，参见图8。由于第二沟槽23内的栅极材料22是与沟槽侧壁栅极24连通为一体的，因此可以将第二沟槽23内的栅极材料22作为栅极引出结构，在后续步骤中将第二沟槽23上的硅氧化物16去除后，通过常规通孔工艺形成电连接至栅极引出结构顶部的通孔，作为栅极的引出进行电连接。

如果步骤S130中刻蚀阻挡层将第二沟槽23完全遮住，则第二沟槽23中的栅极材料22不会被部分刻蚀形成缺口，步骤S150中淀积的硅氧化物在第二沟槽23上的厚度会与第一沟槽21中的栅极材料22上的硅氧化物的厚度一致。因此第二沟槽23上的硅氧化物会在步骤S160中被完全刻除，第二沟槽23中的栅极材料22在步骤S170的刻蚀中无硅氧化物保护，会被向下刻蚀导致栅极材料的顶部无法停留在基底表面。

步骤S170可以采用对硅/硅氧化物有高选择比的各向异性刻蚀菜单(Recipe)以在第一沟槽21的底部侧壁形成沟槽侧壁栅极24。在一个实施例中，主要的刻蚀气体包括Cl₂和HBr(还可以加入载气)。在一个实施例中，刻蚀气体的流量为Cl₂ 30sccm～50sccm，HBr60sccm～80sccm，O₂ 5sccm～15sccm，氦气5sccm～15sccm。在一个实施例中，刻蚀压力控制在30豪托～70豪托，Source Power控制在250W～450W，BIAS Power控制在-180V～-240V。

可以理解的，沟槽侧壁栅极24的厚度e由步骤S150中硅氧化物16的淀积厚度d决定。在一个实施例中，步骤S150中化学气相淀积的气体源为正硅酸乙酯，淀积的硅氧化物(二氧化硅)厚度为

上述具有引出结构的沟槽侧壁栅极的制造方法，由于栅极形成于第一沟槽21底部侧壁，因此可以从第一沟槽21底部将有源区引出，从而将DMOS的各端均从器件正面引出，故与BCD工艺有着良好的兼容性。在以第一沟槽21的侧壁留存的硅氧化物16为刻蚀阻挡层刻蚀第一沟槽21中的栅极材料22时，由于第二沟槽23上仍保留有硅氧化物16，因此第二沟槽23中的栅极材料22不会被刻蚀，使得第二沟槽23中的栅极材料22具有淀积硅氧化物16前的高度，因此第二沟槽23中的栅极材料22的顶部可以停留在基底表面，可以通过常规通孔工艺将栅极材料22引出以形成对栅极的电连接。另外，上述方法在形成沟槽结构后只有步骤S130中有一道光刻工序，需要的光刻工序较少，因此总体成本较低。

在一个实施例中，步骤S170完成后还包括向第一沟槽21内填充硅氧化物26，以及将基底表面的硅氧化物去除的步骤。上述步骤完成后，晶圆表面(基底表面)会恢复到步骤S110之前的状态，即恢复平坦的表面，参见图9。这样一来就可以继续进行CMOS(互补金属氧化物半导体)工艺的制造流程，因此上述具有引出结构的沟槽侧壁栅极的制造方法可以与CMOS流程兼容。在一个实施例中，向第一沟槽21内填充硅氧化物26可以采用高密度等离子体热化学气相沉积(HDPCVD)工艺。在一个实施例中，基底表面的硅氧化物去除可以采用湿法研磨的方式。

在一个实施例中，步骤S120是淀积的多晶硅。由于沟槽结构中的多晶硅是由沟槽侧壁向沟槽中心生长的，只要淀积的多晶硅厚度大于沟槽宽度的两倍值，就能将沟槽完全填满，因此淀积的多晶硅可以将0.8-1.4微米宽的第一沟槽21完全填满。

在一个实施例中，基底上形成有有源区和STI(浅沟槽隔离)区域，步骤S110是在STI区域向下刻蚀形成沟槽结构。具体地，STI结构可以通过如下工艺形成：先在衬底表面淀积一层氮化硅，光刻并刻蚀氮化硅在STI区域形成浅槽，然后在浅槽中填充二氧化硅，再利用氮化硅作为研磨停止层进行化学机械研磨(CMP)，最后湿法刻蚀去除氮化硅得到STI结构。步骤S110中可以直接利用STI结构中的二氧化硅作为硬掩膜12。

本申请相应提供一种具有引出结构的沟槽侧壁栅极。图10是一实施例中具有引出结构的沟槽侧壁栅极的剖面结构示意图，包括设于基底的第一沟槽121底部侧壁的栅极124，和设于基底与第一沟槽121连通的第二沟槽123内的栅极引出结构126。栅极引出结构126与栅极124连通为一体且材质与栅极124相同，栅极引出结构126顶部的高度逼近基底的表面。在图10所示的实施例中，第一沟槽121和第二沟槽123上还形成有层间介质(ILD)128，第一沟槽121内表面和第二沟槽123内表面还形成有栅极介电层129。

上述具有引出结构的沟槽侧壁栅极，由于栅极124形成于第一沟槽121底部侧壁，因此可以从第一沟槽121底部将有源区引出，从而将DMOS的各端均从器件正面引出，故与BCD工艺有着良好的兼容性。栅极引出结构126的顶部高度逼近基底的表面，因此可以通过常规通孔工艺形成电连接至栅极引出结构126顶部的通孔132，作为栅极124的引出进行电连接。

在图10所示的实施例中，栅极引出结构126在靠近栅极124的一侧顶部形成有缺口。缺口中填充的材料可以是硅氧化物，例如二氧化硅。

在图10所示的实施例中，通孔134是作为漏极的通孔，通孔136是作为源极的通孔。通孔132、通孔134及通孔136中填充有导电材料，其中，所述导电材料可以为本领域技术人员熟知的任何适合的导电材料，包括但不限于金属材料；其中，所述金属材料可以包括Ag、Au、Cu、Pd、Pt、Cr、Mo、Ti、Ta、W和Al中的一种或几种。通孔134中的导电材料电连接至基底表面的掺杂区(图10中未示出该掺杂区)，通孔136中的导电材料电连接至第一沟槽121下方的基底内的掺杂区(图10中未示出该掺杂区)。

在图10所示的实施例中，第一沟槽121内除通孔136中填充的导电材料和栅极124外的位置由硅氧化物填充。

在一个实施例中，栅极124和极引出结构126的材料为多晶硅。在其他实施例中，栅极124和极引出结构126的材料也可使用金属、金属氮化物、金属硅化物或类似化合物。

在一个实施例中，第二沟槽123的横截面为包围第一沟槽121的一圈。在另一个实施例中，第二沟槽123的横截面为包围第一沟槽121的矩形框，第一沟槽121的横截面为与矩形框的一组对边平行的条形。对于一圈第二沟槽123中只有一条第一沟槽121的实施例，第一沟槽121和第二沟槽123组成“日”字形结构；对于一圈第二沟槽123中有两条第一沟槽121的实施例，第一沟槽121和第二沟槽123组成“目”字形结构。图11是一圈第二沟槽23中有多条第一沟槽21的实施例的沟槽结构的俯视示意图。

在一个实施例中，第一沟槽121和第二沟槽123形成于STI区域。

在一个实施例中，基底包括半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。基底还可以形成有其他在集成电路制造中常见的结构，例如浅沟槽隔离(STI)结构。

在一个实施例中，层间介质128可为氧化硅层，例如利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体热化学气相沉积(HDPCVD)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，具体可以是未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介质128也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

在一个实施例中，栅极介电层129是栅氧层。栅极介电层129也可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅极介电层129可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电介质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。