具体实施方式

在以下描述的实施例中，为方便起见，将在需要时在多个部分或实施例中描述本发明。但是，除非另有说明，否则这些部分或实施例不是彼此无关的，并且作为修改示例、细节或其补充说明，一个或多个涉及另一个的全部或一部分。此外，在以下描述的实施例中，当提及元素的数量(包括件的数量、值、量、范围等)时，除非另有说明或者在原则上该数量显然被限制为特定数量的情况，否则元素的数量不限于特定数量，并且大于或小于指定数量的数量的情况也适用。此外，在以下描述的实施例中，显然，除非另外说明或者原则上显然不是必须的，否则组件(包括元件步骤)并不总是必不可少的。类似地，在以下描述的实施例中，当提及组件的形状、其位置关系等时，除非另有说明或原则上可以想到显然被排除在外的情况，否则其中包括大致近似和相似的形状等。上述数值和范围也适用。

在下文中，将参考附图来详细描述本发明的实施例。注意，在用于描述实施例的所有附图中，具有相同功能的组件由相同的附图标记表示，并且将省略其重复描述。另外，除非在以下实施例中特别要求，否则原则上不重复相同或相似部分的描述。

另外，在以下实施例中使用的一些附图中，即使在截面图中也省略了阴影线，以使得附图易于观察。另外，即使在平面视图中也使用阴影线，以使得附图易于观察。

(第一实施例)

<半导体器件的结构>

将参考附图来描述根据本发明的一个实施例的半导体器件。图1是根据本实施例的半导体器件的主要部分的截面图，并且示出了基本上平行于栅极长度方向的截面。

本实施例的半导体器件是具有MISFET(金属绝缘体半导体场效应晶体管)的半导体器件。在该情况下，具有LDMOSFET(横向扩散的金属氧化物半导体场效应晶体管)的半导体器件被用作MISFET。

顺便提及，当在本申请中提及MOSFET(金属氧化物半导体场效应晶体管)或LDMOSFET时，本申请不仅包括使用氧化膜(氧化硅膜)作为栅极绝缘膜的MISFET，而且包括使用除氧化膜(氧化硅膜)以外的绝缘膜作为栅极绝缘膜的MISFET。此外，LDMOSFET是一种MISFET元件。

在下文中，将参考图1来具体描述根据本实施例的半导体器件的结构。

如图1所示，作为MISFET，LDMOSFET在半导体衬底SUB的主表面上形成。半导体衬底SUB具有：衬底主体SB，用作由p+型单晶硅等制成的半导体衬底，在p+型单晶硅等中引入了诸如硼(B)的p型杂质；以及在衬底主体SB的主表面上形成的、由p-型单晶硅等构成的外延层(半导体层)EP。因此，半导体衬底SUB是所谓的外延晶片。衬底主体SB的杂质浓度(p型杂质浓度)高于外延层EP的杂质浓度(p型杂质浓度)。外延层EP也可以被视为半导体衬底SUB的一部分。此外，n型嵌入层(半导体层)可以被插入在衬底主体SB和外延层EP之间。

通过使用例如STI(浅沟槽隔离)方法、LOCOS(硅的局部氧化)方法等，在外延层EP的主表面上形成由绝缘体(绝缘膜)制成的元件分离区域(未示出)。

n型半导体区域(n型阱)NW，以及p型半导体区域(p型主体区域，p型阱)PW，形成在外延层EP的上部部分(上层部分)上。n型半导体区域NW和p型半导体区域PW彼此相邻。p型半导体区域PW的杂质浓度(p型杂质浓度)高于外延层EP的杂质浓度(p型杂质浓度)。p型半导体区域PW还具有作为穿通阻挡物的功能，穿通阻挡物抑制了耗尽层从LDMOSFET的漏极到源极的延伸。在n型源极区域SR与n型漏极区域DR之间，位于栅极电极GE下方的p型半导体区域PW的上部部分(上层部分)成为LDMOSFET的沟道形成区域。

n型源极区域(n型半导体区域)SR形成在p型半导体区域PW中。此外，p型半导体区域BC形成在p型半导体区域PW中，与n型源极区域SR相邻。换言之，p型半导体区域PW被形成为包围n型源极区域SR和p型半导体区域BC。因此，n型源极区域SR的底表面和侧表面(与p型半导体区域BC接触的侧表面除外)被p型半导体区域PW覆盖。n型源极区域SR是用作LDMOSFET的源极区域的n型半导体区域。p型半导体区域BC的杂质浓度(p型杂质浓度)高于p型半导体区域PW的杂质浓度(p型杂质浓度)。

n型漏极区域(n型半导体区域)DR形成在n型半导体区域NW中。换言之，n型半导体区域NW被形成为包围n型漏极区域DR。因此，n型漏极区域DR的底表面和侧表面被n型半导体区域NW覆盖。n型漏极区域DR是用作LMOSFET的漏极区域的n型半导体区域。n型漏极区域DR的杂质浓度(n型杂质浓度)高于n型半导体区域NW的杂质浓度(n型杂质浓度)。n型漏极区域DR和n型源极区域SR在栅极电极GE的栅极长度方向上彼此分离。

在栅极电极GE的栅极长度方向上，n型半导体区域NW被插入p型半导体区域PW与n型漏极区域DR之间，其杂质浓度(n型杂质浓度)低于n型漏极区域DR的杂质浓度(n型杂质浓度)。因此，在LDMOSFET的沟道形成区域和n型漏极区域DR之间存在杂质浓度低于n型漏极区域DR的n型半导体区域NW，并且n型半导体区域NW可以用作n型漂移区域。因此，在栅极电极GE的栅极长度方向上，在n型源极区域SR与n型漏极区域DR之间存在沟道形成区域和n型半导体区域NW；沟道形成区域位于n型源极区域SR侧；并且n型半导体区域NW位于n型漏极区域DR侧。沟道形成区域与n型源极区域SR和n型半导体区域NW相邻。

LDMOSFET的栅极电极GE经由绝缘膜(栅极绝缘膜)GF而形成在外延层EP的表面上。即，n型源极区域SR和n型漏极区域DR形成在半导体衬底SUB的外延层EP之上，并且栅极电极GE经由绝缘膜GF而形成在外延层EP之上，处于n型源极区域SR和n型漏极区域DR之间。绝缘膜GF可以用作LD MOSFET的栅极绝缘膜。

栅极电极GE例如由n型多晶硅膜的单层膜、n型多晶硅膜与金属硅化物层的层叠膜等构成。由绝缘膜(例如，氧化硅膜)构成的侧壁间隔物(侧壁绝缘膜)SW形成在栅极电极GE的侧壁(侧表面)上。

在平面视图中，栅极电极GE被布置在n型源极区域SR和n型漏极区域DR之间。当等于或高于阈值电压的电压被施加到栅极电极GE时，沟道(n型反转层)形成在位于栅极电极GE下方的p型半导体区域PW的上部部分(上层部分)中，并且n型源极区域SR和n型漏极区域DR通过沟道(n型反转层)和n型半导体区域NW而导通。

存在于栅极电极GE下方的绝缘膜GF的源极侧部分由相对较薄的绝缘膜TZ构成，并且其漏极侧部分由相对较厚的绝缘膜SZ构成。即，绝缘膜GF具有在平面视图中彼此相邻的绝缘膜TZ和绝缘膜SZ，并且在栅极电极GE的栅极长度方向上，绝缘膜TZ位于n型源极区域SR侧，而绝缘膜SZ位于n型漏极区域DR侧。绝缘膜SZ从连接到(邻近)绝缘膜TZ的位置沿n型漏极区域DR的方向延伸。绝缘膜TZ的厚度比绝缘膜SZ的厚度更薄。

绝缘膜SZ由其中层叠有多个绝缘膜的层叠膜(层叠绝缘膜)构成，层叠膜优选由以下项构成：氧化硅膜OX1；氧化硅膜OX1上的氮化硅膜NT；以及在氮化硅膜NT上的氧化硅膜OX2。氧化硅膜OX1、氮化硅膜NT和氧化硅膜OX2的层叠膜也可以被认为是ONO(氧化物-氮化物-氧化物)膜。氧化硅膜OX1和氧化硅膜OX2的每个带隙大于氮化硅膜NT的带隙。

氧化硅膜OX1优选为热氧化膜或CVD膜，氮化硅膜NT优选为CVD膜，并且氧化硅膜OX2优选为热氧化膜或CVD膜。此处，热氧化膜对应于通过使用热氧化方法形成的膜，并且CVD膜对应于通过使用CVD方法形成的膜。氧化硅膜OX1的厚度可以为例如大约5nm至15nm(5nm以上且15nm以下)；氮化硅膜NT的厚度例如可以为约5nm至15nm；并且OX2的厚度可以为例如约5nm至15nm。

绝缘膜SZ具有电荷保持(电荷累积)功能，并且因此具有抑制或防止电荷从半导体衬底SUB注入到栅极电极GE的功能。因此，绝缘膜SZ具有至少三个层的层叠结构，并且用作电荷保持部分的外层(此处为氮化硅膜NT)的势垒高度变得比用作电荷阻挡层的每个外层(此处为氧化硅膜OX1和OX2)的势垒高度低。

绝缘膜SZ的顶部绝缘膜(此处为氧化硅膜OX2)和底部绝缘膜(此处为氧化硅膜OX1)的每个带隙大于在顶部绝缘膜和底部绝缘膜之间的电荷保持层(此处为氮化硅膜NT)的带隙。结果，将电荷保持层(氮化硅膜NT)夹在中间的顶部绝缘膜(此处是氧化硅膜OX2)和底部绝缘膜(此处是氧化硅膜OX1)可以各自用作用于将电荷限制在电荷保持层(氮化硅膜NT)中的电荷阻挡层。

绝缘膜TZ由单层绝缘膜构成，优选为氧化硅膜、更优选为热氧化膜(通过热氧化法形成的氧化硅膜)。绝缘膜TZ可以具有例如大约4nm至20nm的厚度。

侧壁间隔物SW形成在栅极电极GE的每个侧表面上。然而，侧壁间隔物SW中的形成在n型源极区域SR侧上的侧壁间隔物SW1位于外延层EP上，并且侧壁间隔物SW中的形成在n型漏极区域DR侧上的侧壁间隔物SW2位于绝缘膜SZ上。即，绝缘膜SZ具有在平面视图中与栅极电极GE重叠的部分(即，位于栅极电极GE下方的部分)并且具有在平面视图中不与栅极电极GE重叠的部分(即，在n型漏极区域DR的方向上从栅极电极GE突出的部分)。在平面视图中，侧壁间隔物SW2形成在绝缘膜SZ的、不与栅极电极GE重叠的部分上。同时，侧壁间隔物SW1不形成在绝缘膜TZ上，而是形成在外延层EP上(从而与外延层EP接触)。

绝缘膜(层间绝缘膜)IL形成在半导体衬底SUB的主表面上，即，在外延层EP的主表面上，以覆盖栅极电极GE和侧壁间隔物SW。绝缘膜IL例如由氧化硅膜制成。绝缘膜IL还可以通过在氮化硅上形成相对薄的氮化硅膜和相对厚的氧化硅膜的层叠膜来形成。绝缘膜IL的上表面被平坦化。

接触孔(通孔)形成在绝缘膜IL中，并且主要由钨(W)膜构成的导电插塞(接触插塞，用于连接的嵌入导体部分)PG被嵌入在接触孔中。插塞PG形成在n型源极区域SR、n型漏极区域DR和p型半导体区域BC的每一个上。此处，n型源极区域SR上形成且电连接到n型源极区域SR的插塞PG被称为插塞PGS。此外，n型漏极区域DR上形成并且电连接到n型漏极区域DR的插塞PG被称为插塞PGD。此外，p型半导体区域BC上形成并且电连接到p型半导体区域BC的插塞PG被称为插塞PGB。插塞PG也可以形成在栅极电极GE上，但是在图1的截面图中未示出栅极电极GE上的插塞PG。

在其中嵌入有插塞PG的绝缘膜IL上，形成主要由铝(Al)或铝合金制成的导电膜构成的布线(第一层布线)M1。布线M1优选为铝布线，但是也可以使用采用其他金属材料的布线，例如钨布线。

布线M1具有：经由插塞PGS电连接到n型源极区域SR的源极布线M1S；以及经由插塞PGD电连接到n型漏极区域DR的漏极布线M1D。此外，源极布线M1S经由插塞PGB被电连接到p型半导体区域BC。因此，与经由插塞PGS从源极布线M1S被提供给n型源极区域SR的电位相同的电位(源极电位)从源极布线M1S经由插塞PGB被提供给p型半导体区域BC，并且从p型半导体区域BC被进一步提供给p型半导体区域PW。布线M1可以进一步具有经由插塞PG而电连接到栅极电极GE的栅极布线，但是在图1的截面图中未示出栅极布线。

此处将省略对绝缘膜IL和布线M1之上的层结构的图示和描述。

<半导体器件的制造工艺>

接下来，将参考附图来描述本实施例的半导体器件的制造工艺。图2至图16各自是本实施例的半导体器件的主要部分在制造工艺期间的截面图，并且示出了与图1相对应的截面图。顺便提及，尽管此处描述了本实施例的半导体器件的制造工艺的优选示例，但是本发明不限于此，而是可以进行各种修改。

为了制造半导体器件，首先，如图2所示，制备半导体衬底SUB，半导体衬底SUB具有例如由p+型单晶硅制成的衬底主体SB以及在衬底主体SB的主表面上形成的、由p-型单晶硅等制成的外延层EP。

接下来，通过使用例如STI方法或LOCOS方法，在半导体衬底SUB的外延层EP的主表面上形成元件分离区域(未示出)。

接下来，如图3所示，n型半导体区域NW通过使用离子注入方法，将n型杂质引入半导体衬底SUB的外延层EP的上部部分(上层部分)中来形成。

接下来，在清洗半导体衬底SUB的外延层EP的表面之后，如图4所示，绝缘膜SZ1在半导体衬底SUB的外延层EP的主表面(前表面)上形成。绝缘膜SZ1由层叠有多个绝缘膜的层叠膜(层叠绝缘膜)构成，层叠膜优选由氧化硅膜OX1、氧化硅膜OX1上的氮化硅膜NT以及氮化硅膜NT上的氧化硅膜OX2构成。

为了形成绝缘膜SZ1，例如，首先，氧化硅膜OX1通过热氧化方法或CVD方法形成，然后氮化硅膜NT通过CVD方法而沉积在氧化硅膜OX1上，并且氧化硅膜OX2通过CVD方法、热氧化方法或两者而进一步形成在氮化硅膜NT上。因此，可以形成由氧化硅膜OX1、氮化硅膜NT和氧化硅膜OX2的层叠膜构成的绝缘膜SZ1。此外，氧化硅膜OX1也可以在用于形成n型半导体区域NW的离子注入之前形成。

接下来，如图5所示，光致抗蚀剂图案(未示出)形成在绝缘膜SZ1上，并且然后光致抗蚀剂图案被用作蚀刻掩模来蚀刻绝缘膜SZ1。通过这样，绝缘膜SZ1的不需要的部分(即，从光致抗蚀剂图案露出的部分)被去除。因此，绝缘膜SZ1被图案化以形成由剩余的绝缘膜SZ1(经图案化的绝缘膜SZ1)构成的绝缘膜SZ1。

接下来，如图6所示，绝缘膜TZ1形成在半导体衬底SUB的外延层EP的表面上。绝缘膜TZ1优选由氧化硅膜制成，并且可以通过热氧化方法形成。绝缘膜TZ1形成在外延层EP的表面上未形成绝缘膜SZ的区域(即，外延层EP的露出表面)中。因此，半导体衬底SUB的外延层EP的表面具有形成有绝缘膜TZ1的区域和形成有绝缘膜SZ的区域，绝缘膜TZ1被形成为与绝缘膜SZ相邻。

接下来，如图7所示，在半导体衬底SUB的主表面上并因此在绝缘膜TZ1和SZ上，形成硅膜PS，作为用于栅极电极GE的导电膜(导体膜)。硅膜PS由例如多晶硅膜制成，并且可以通过使用CVD方法等形成。在绝缘膜SZ形成在外延层EP的表面上的区域中，硅膜PS形成在绝缘膜SZ上，并且在绝缘膜TZ1形成在外延层EP的表面上的区域中，硅膜PS形成在绝缘膜TZ1上。在形成元件分离区域的区域中，硅膜PS形成在元件分离区域上。

接下来，如图8所示，光致抗蚀剂图案RP1形成在硅膜PS上。然后，光致抗蚀剂图案RP1被用作蚀刻掩模来蚀刻硅膜PS。因此，源极侧上的硅膜PS被去除。

接下来，如图9所示，通过使用作为离子注入元件掩模的光致抗蚀剂图案RP1和硅膜PS，通过离子注入法将p型杂质引入半导体衬底SUB的外延层EP中，并且p型半导体区域PW形成在半导体衬底SUB的外延层EP中。对角线离子注入被用于该离子注入。因此，在平面视图中，p型半导体区域PW的一部分与栅极电极GE重叠，因此，p型半导体区域PW的该部分存在于栅极电极GE的下方。之后，光致抗蚀剂图案RP1被去除。

接下来，如图10所示，光致抗蚀剂图案RP2形成在硅膜PS上。p型半导体区域PW被光致抗蚀剂图案RP2覆盖。然后，光致抗蚀剂图案RP2被用作蚀刻掩模来蚀刻硅膜PS。因此，漏极侧上的硅膜PS被去除。光致抗蚀剂图案RP2然后被去除，并且图11示出了该步骤。硅膜PS通过使用光致抗蚀剂图案RP1的蚀刻和使用光致抗蚀剂图案RP2的蚀刻而被图案化，用以形成栅极电极GE。栅极电极GE由经图案化的硅膜PS制成，栅极电极GE的源极侧端部(侧表面)通过使用光致抗蚀剂图案RP1的蚀刻而形成，并且栅极电极GE的漏极侧端部(侧表面)通过使用光致抗蚀剂图案RP2的蚀刻来形成。栅极电极GE下方剩余的绝缘膜TZ1成为上述绝缘膜TZ。栅极电极GE经由绝缘膜TZ和SZ而形成在半导体衬底SUB的外延层EP上。

接下来，如图12所示，n型漏极区域DR和n型源极区域SR通过使用离子注入方法，将n型杂质引入到半导体衬底SUB的外延层EP中来形成。p型半导体区域BC通过使用离子注入方法，将p型杂质引入半导体衬底SUB的外延层EP中来形成。在外延层EP中，n型源极区域SR和p型半导体区域BC形成在p型半导体区域PW中，并且n型漏极区域DR形成在n型半导体区域NW中。n型漏极区域DR和n型源极区域SR可以通过相同的离子注入步骤或不同的离子注入步骤来形成。

接下来，如图13所示，侧壁间隔物SW形成在栅极电极GE的侧壁上。例如，用于形成侧壁间隔物SW的绝缘膜通过使用CVD方法等而在半导体衬底SUB的主表面上形成，以覆盖栅极电极GE。然后，通过使用各向异性蚀刻技术来回蚀刻绝缘膜，从而可以通过这种方式来形成侧壁间隔物SW。在栅极电极GE的侧壁上形成的侧壁间隔物SW位于绝缘膜SZ上。即，侧壁间隔物SW的底表面(其侧表面与栅极电极GE接触)与绝缘膜SZ的上表面接触。在形成侧壁间隔物SW之后，也可以形成n型漏极区域DR和n型源极区域SR之一或两者。此外，LDD(轻掺杂漏极)结构可以被应用于n型源极区域SR。

接下来，如图14所示，作为层间绝缘膜的绝缘膜IL通过CVD放法等而形成在半导体衬底SUB的主表面上，即，形成在外延层EP上，以覆盖栅极电极GE和侧壁间隔物SW。在绝缘膜IL被形成之后，绝缘膜IL的上表面可以通过使用CMP(化学机械抛光)方法等来进行抛光和平坦化。

接下来，如图15所示，通过使用绝缘膜IL上形成的光致抗蚀剂图案(未示出)作为蚀刻掩模来蚀刻绝缘膜IL，从而将接触孔(通孔)形成在绝缘膜IL中。然后，作为用于连接的导体部分的导电插塞PG形成在接触孔中。

例如，在包括接触孔的底表面和(多个)侧壁的绝缘膜IL上形成阻挡导体膜之后，主导体膜(例如，钨膜)形成在阻挡导体膜上，从而填充接触孔的内部。之后，接触孔外部的不需要的主导体膜和阻挡导体膜通过CMP方法等被去除。这使得可以形成插塞PG。

接下来，如图16所示，布线M1在嵌入有插塞PG的绝缘膜IL上形成。例如，用于形成布线M1的导电膜在嵌入有插塞PG的绝缘膜IL上形成；然后导电膜通过使用光刻技术和蚀刻技术而被图案化；并且可以形成由经图案化的导电膜制成的布线M1。此处将省略后续步骤的图示和描述。

<主要特征和效果>

图17是本实施例的半导体器件的主要部分的截面图，并且图1的一部分被放大并示出。当等于或高于阈值电压的电压(电位)被施加到栅极电极GE时，在位于栅极电极GE下方的p型半导体区域PW的上部部分(上层部分)中形成沟道(n型反转层)CH。然而，该通道CH在图17中利用点阴影示出。当沟道CH被形成时，n型源极区域SR和n型漏极区域DR通过沟道CH和n型半导体区域NW被导通。

本实施例的半导体器件具有：彼此分离地形成在半导体衬底SUB中的n型源极区域SR和n型漏极区域DR；在半导体衬底SUB中形成的、包围n型源极区域SR的p型半导体区域PW(第一半导体区域)；以及经由绝缘膜GF(栅极绝缘膜)而形成在n型源极区域SR与n型漏极区域DR之间的半导体衬底SUB上的栅极电极GE。

本实施例的主要特征之一是：作为栅极绝缘膜的绝缘膜GF具有在平面视图中彼此相邻的绝缘膜TZ(第一栅极绝缘膜)和绝缘膜SZ(第二栅极绝缘膜)。在栅极电极GE的栅极长度方向上，绝缘膜TZ(第一栅极绝缘膜)位于n型源极区域SR侧，并且绝缘膜SZ(第二栅极绝缘膜)位于n-型漏极区域DR侧，绝缘膜TZ(第一栅极绝缘膜)比绝缘膜SZ(第二栅极绝缘膜)薄。绝缘膜SZ(第二栅极绝缘膜)由层叠膜构成，层叠膜包括：在半导体衬底SUB上的氧化硅膜OX1(第一绝缘膜)；在氧化硅膜OX1上的氮化硅膜NT(第二绝缘膜)；以及在氮化硅膜NT上的氧化硅膜OX2(第三绝缘膜)。氧化硅膜OX1(第一绝缘膜)和氧化硅膜OX2(第三绝缘膜)的带隙均大于氮化硅膜NT(第二绝缘膜)的带隙。

此处，与本实施例不同，假定在不改变整体厚度的情况下，绝缘膜SZ由单层绝缘膜(例如，氧化硅膜)构成。当电位(此处为正电位)被施加到栅极电极GE来导通LDMOSFET、并且高电位(此处为正高压)被施加到n型漏极区域DR时，电子-空穴对通过碰撞电离而形成在电场集中点处。由此生成的载流子(电荷，例如，电子)可以通过绝缘膜GF而被注入到栅极电极GE中，并且这样的注入使得已经通过载流子的绝缘膜GF劣化，并且进行操作而降低了绝缘膜GF的可靠性。例如，绝缘膜GF的劣化容易导致栅极电极GE与半导体衬底SUB之间的泄漏，并且结果导致半导体器件的可靠性降低。因此，为了改进半导体器件的可靠性，期望抑制因碰撞电离而生成的载流子通过绝缘膜GF而被注入到栅极电极GE中的现象。

相反，在本实施例中，作为栅极绝缘膜的绝缘膜GF具有在平面视图中彼此相邻的绝缘膜TZ和绝缘膜SZ。位于n型漏极区域DR侧的绝缘膜SZ由层叠膜构成，层叠膜包括：半导体衬底SUB上的氧化硅膜OX1(第一绝缘膜)；氧化硅膜OX1上的氮化硅膜NT(第二绝缘膜)；以及氮化硅膜NT上的氧化硅膜OX2(第三绝缘膜)。

如上所述，通过碰撞电离而生成的载流子(电荷，例如，电子)将通过绝缘膜SZ而被注入到栅极电极GE中。然而，氧化硅膜OX1(第一绝缘膜)和氧化硅膜OX2(第三绝缘膜)的每个带隙大于氮化硅膜NT(第二绝缘膜)的带隙。因此，在绝缘膜SZ中，用作电荷保持部的内层(此处为氮化硅NT)的势垒高度低于用作电荷阻挡层的外层(此处为氧化硅膜OX1和OX2)的势垒高度，并且势阱被形成。因此，即使通过碰撞电离而生成的载流子(电荷，例如，电子)从半导体衬底SUB穿过(隧穿)氧化硅膜OX1(第一绝缘膜)并进入氮化硅膜NT(第二绝缘膜)中，载流子也难以克服氧化硅膜OX2(第三绝缘膜)和氮化硅膜NT(第二绝缘膜)之间的势垒，并且载流子被氮化硅膜NT保持。这使得可以抑制或防止由碰撞电离生成的载流子通过绝缘膜SZ而被注入到栅极电极GE中的现象。因此，由于载流子的通过而导致的绝缘膜GF(SZ)的劣化可以被抑制或防止，使得绝缘膜GF的可靠性可以被改进，并且半导体器件的可靠性可以被改进。例如，由于绝缘膜GF的劣化而引起的漏电流的增加可以被抑制或防止。

例如，在图17中，电子-空穴对通过碰撞电离而在由星号(*)指示的部分HE处生成，并且由该电子-空穴对生成的载流子(电荷，例如，电子)CR穿过氧化硅膜OX1、被注入到氮化硅膜NT中并且在不穿过氧化硅膜OX2的情况下，被氮化硅膜NT保持。图17示意性地示出了这样的状态。

而且，碰撞电离更可能发生在电场集中的区域中，并且与n型源极区域SR靠近的区域相比，更可能发生在与n型漏极区域DR靠近的区域中。因此，在平面视图中彼此相邻的绝缘膜TZ和SZ中，与位于n型源极区域SR侧的绝缘膜TZ相比，位于n型漏极区域DR侧的绝缘膜SZ更容易受到碰撞电离生成的载流子的影响。

因此，在本实施例中，绝缘膜TZ和绝缘膜SZ中的位于n型漏极区域DR侧上的绝缘膜SZ采用如下结构：具有相对较小带隙的氮化硅膜NT(第二绝缘膜)被夹在分别具有相对较大带隙的氧化硅膜OX1和OX2(第一和第三绝缘膜)之间。这使得可以抑制或防止由碰撞电离生成的载流子通过绝缘膜SZ而被注入到栅极电极GE中的现象，使得作为栅极绝缘膜的绝缘膜GF的可靠性可以被增强并且半导体器件的可靠性可以被改进。同时，绝缘膜TZ和绝缘膜SZ中的位于n型源极区域SR侧的绝缘膜TZ，对于由碰撞电离生成的载流子通过绝缘膜TZ而被注入到栅极电极GE中的现象的担忧较少。因此，在本实施例中，位于n型源极区域SR侧的绝缘膜TZ的厚度比位于n型漏极区域DR侧的绝缘膜SZ的厚度薄。减小位于n型源极区域SR侧的绝缘膜TZ的厚度，使得易于在半导体衬底SUB中的绝缘膜TZ下方形成沟道CH。这使得可以容易控制LDMOSFET，并且可以例如降低LDMOSFET的阈值电压。

绝缘膜TZ被插入在LDMOSFET的沟道形成区域(沟道CH)和栅极电极GE之间。栅极绝缘膜SZ优选不被布置在LDMOSFET的沟道形成区域(沟道CH)与栅极电极GE之间。因此，存在于沟道形成区域(沟道CH)上的不是厚的绝缘膜SZ，而是比绝缘膜SZ薄的绝缘膜TZ。因此，通过将电压施加到栅极电极GE而容易形成沟道CH，并且LDMOSFET的阈值电压可以被有效地降低。即，减小沟道形成区域上的栅极绝缘膜的厚度具有降低阈值电压的效果，并且在本实施例中，不将绝缘膜SZ布置在沟道形成区域上而是将比绝缘膜SZ薄的绝缘膜TZ布置在沟道形成区域上使得可以降低阈值电压。顺便提及，沟道形成区域是如下的区域：当等于或高于阈值电压的电压被施加到栅极电极GE来导通LDMOSFET时，在该区域中形成沟道CH。从图17可以看出，n型源极区域SR和n型漏极区域DR之间的p型半导体区域PW(第一半导体区域)的上部部分对应于沟道形成区域。

此外，在栅极电极GE的栅极长度方向上，绝缘膜TZ与栅极绝缘膜SZ之间的连接部分(邻接位置)CP位于沟道形成区域的n型漏极区域DR侧。具体而言，在栅极电极GE的栅极长度方向上，绝缘膜TZ与栅极绝缘膜SZ之间的连接部分(邻接位置)CP位于比沟道形成区域更靠近n型漏极区域DR侧的位置处。具体地，在栅极电极GE的栅极长度方向上，绝缘膜TZ与栅极绝缘膜SZ之间的连接部分(邻接位置)CP不位于沟道形成区域(相应地不是p型半导体区域PW)上，而是位于n型半导体区域NW上。因此，存在于沟道形成区域(沟道CH)上的不是厚的绝缘膜SZ，而是比绝缘膜SZ薄的绝缘膜TZ，使得沟道CH通过对栅极电极GE施加电压而容易地形成并且LDMOSFET的阈值电压可以被有效地降低。

此外，绝缘膜TZ优选由单层绝缘膜制成。这使得可以精确地减小绝缘膜TZ的厚度，并且易于控制绝缘膜TZ的厚度。此外，更优选地，绝缘膜TZ由单层氧化硅膜构成，并且在该情况下，用作栅极绝缘膜的绝缘膜TZ的可靠性可以被进一步改进。

另外，考虑到绝缘膜TZ和绝缘膜SZ在平面视图中彼此相邻并且绝缘膜SZ比绝缘膜TZ厚，因此在绝缘膜TZ和绝缘膜SZ之间的连接部分(邻接位置)CP处存在台阶(上表面位置的高度差)。连接部分CP的台阶被栅极电极GE覆盖。

此外，在本实施例中，绝缘膜SZ采用这样的结构，其中具有相对小的带隙的中间层(氮化硅膜NT)被夹在具有相对大带隙的上层(氧化硅膜OX1)和下层(氧化硅膜OX2)之间。为了实现这一点，氮化硅膜NT被用作具有相对小带隙的中间层，并且氧化硅膜OX1和氧化硅膜OX2用作具有相对大带隙的上层和下层。作为另一形式，在绝缘膜SZ中，除氮化硅膜以外的膜可以被用作具有相对小带隙的中间层，而除氧化硅膜以外的膜可以被用作具有相对大带隙的上层和下层。即使在那种情况下，即使由碰撞电离生成的载流子穿过绝缘膜SZ的下层并且被注入到绝缘膜SZ的中间层中，载流子也难以克服绝缘膜SZ的中间层和上层之间的势垒，并且载流子被保留在中间层中。这使得可以抑制或防止由碰撞电离生成的载流子通过绝缘膜SZ而被注入到栅极电极GE中的现象，使得绝缘膜GF的可靠性可以被改进并且半导体器件的可靠性可以被改进。

然而，氧化硅膜和氮化硅膜容易形成具有良好膜质量的膜。因此，更优选地，在绝缘膜SZ中，氮化硅膜NT用作具有相对小带隙的中间层，并且氧化硅膜OX1和氧化硅膜OX2用作具有相对大带隙的上层和下层。因此，绝缘膜GF的可靠性可以被进一步改进，使得半导体器件的可靠性可以被进一步改进。另外，还可以容易地形成绝缘膜SZ。

接下来，将参考图17图示各种尺寸，但是本发明不限于此。

沟道长度CHL可以是例如约0.15μm至0.3μm。此外，存在于栅极电极GE下方的绝缘膜TZ的长度GA(栅极电极GE在栅极长度方向上的长度)可以例如为约0.4μm至0.7μm。当LDMOSFET的击穿电压增加时，长度GA增加(延长)。另外，从绝缘膜TZ与栅极绝缘膜SZ之间的连接部分CP到n型漏极区域DR的距离SP(栅极电极GE在栅极长度方向上的距离)SP例如可以是约0.2μm至1.5μm。当LDMOSFET的击穿电压增加时，距离SP增加(延长)。此外，存在于栅极电极GE下方的绝缘膜SZ的长度FP(栅极电极GE在栅长度方向上的长度)可以根据LD MOSFET的要求特性来改变，并且可以被设置为例如大约距离SP的一半。

(第二实施例)

图18是根据第二实施例的半导体器件的主要部分的截面图，并且与如上所述的图1相对应。

第二实施例(图18)的半导体器件在以下方面与第一实施例(图1)的半导体器件不同。即，图18所示的第二实施例的半导体器件不仅包括上述插塞PGS、PGD和PGB，而且包括用于将其连接到绝缘膜SZ的插塞(接触插塞)PG1，作为插塞PG。

在栅极电极GE的栅极长度方向上，插塞PG1被布置在n型漏极区域DR和栅极电极GE之间。插塞PG1可以用作场板(场板电极)。插塞PG1被嵌入在绝缘膜IL中形成的接触孔(通孔)CT1中。

绝缘膜SZ具有：在平面视图中与栅极电极GE重叠的部分(即，位于栅极电极GE下方的部分)；以及在平面视图中与栅极电极GE不重叠的部分(即，沿n型漏极区域DR的方向从栅极电极GE突出的部分)。在平面视图中，插塞PG1形成在绝缘膜SZ上的、不与栅极电极GE重叠的部分中。换言之，插塞PG1形成在绝缘膜SZ上的、从栅极电极GE露出而未被栅极电极GE覆盖的部分中。

嵌入有插塞PG1的接触孔CT1不仅贯穿绝缘膜IL，而且贯穿绝缘膜SZ的氧化硅膜OX2，并且到达绝缘膜SZ的氮化硅膜NT。换言之，氧化硅膜OX2具有与绝缘膜IL的接触孔CT1连通的开口OP，并且氮化硅膜NT从氧化硅膜OX2的开口OP露出。开口OP是形成在氧化硅膜OX2中以露出氮化硅膜NT的一部分的开口，但是形成在接触孔CT1内的氧化硅膜OX2中的部分也被称为开口OP。插塞PG1被嵌入在绝缘膜IL的接触孔CT1和氧化硅膜OX2的开口OP中，并且插塞PG1经由氧化硅膜OX2的开口OP而被连接到氮化硅膜NT。即，插塞PG1的底表面被连接到从氧化硅膜OX2的开口OP露出的氮化硅膜NT，并且更具体地，插塞PG1的底表面与从氧化硅膜OX2的开口OP露出的氮化硅膜NT接触。此外，插塞PG1被电连接到布线M1(M1F)。

第二实施例的半导体器件(图18)的另一配置与第一实施例的半导体器件(图1)的配置几乎相同，因此这里将省略其重复描述。

第二实施例的半导体器件还包括用于连接到绝缘膜SZ的插塞PG1，并且插塞PG1经由氧化硅膜OX2的开口OP而被连接到氮化硅膜NT。因此，当通过碰撞电离生成的载流子通过氧化硅膜OX1而被注入到氮化硅膜NT中并且在不穿过氧化硅膜OX2的情况下被氮化硅膜NT保持时，可以通过插塞PG1而从氧化硅膜OX2中提取氧化硅膜OX2中保持的载流子(电荷)。因此，在绝缘膜SZ的氮化硅膜NT中累积的电荷量可以被抑制，使得可以抑制或防止绝缘膜SZ的氮化硅膜NT中所累积的电荷影响LDMOSFET的操作。因此，半导体器件的可靠性可以被进一步改进。

另外，由于插塞PG1还可以用作场板，所以也可以获得由插塞PG1引起的电场缓和的效果。因此，具有LDMOSFET的半导体器件的性能可以被改进。

(第三实施例)

图19是根据第三实施例的半导体器件的主要部分的截面图，并且与如上所述的图1和图18相对应。

第三实施例(图19)的半导体器件在以下方面与第一实施例(图1)的半导体器件不同。即，如图19中所示，第三实施例的半导体器件不仅包括上述的插塞PGS、PGD和PGB，而且包括用于将其连接到绝缘膜SZ的插塞(接触插塞)PG2作为插塞PG。如图19所示，第三实施例的半导体器件还具有绝缘膜SC，绝缘膜SC部分地覆盖从栅极电极GE露出的绝缘膜SZ。

在栅极电极GE的栅极长度方向上，插塞PG2被布置在n型漏极区域DR和栅极电极GE之间。插塞PG2可以用作场板(场板电极)。插塞PG2被嵌入在绝缘膜IL中形成的接触孔(通孔)CT2中。

绝缘膜SZ具有：在平面视图中与栅极电极GE重叠的部分(即，位于栅极电极GE下方的部分)；以及在平面视图中与栅极电极GE不重叠的部分(即，沿n型漏极区域DR的方向，从栅极电极GE突出的部分)。在平面视图中，插塞PG2形成在绝缘膜SZ上的不与栅极电极GE重叠的部分内。换言之，插塞PG2形成在绝缘膜SZ上的、从栅极电极GE露出而未被栅极电极GE覆盖的部分中。此外，在平面视图中，绝缘膜SC形成在绝缘膜SZ上的、与栅极电极GE不重叠的部分中。换言之，绝缘膜SC形成在绝缘膜SZ上的、从栅极电极GE露出而未被栅极电极GE覆盖的部分中。此外，插塞PG被电连接到布线M1(M1F)。

在平面视图中，接触孔CT2与绝缘膜SC部分重叠，并且因此，插塞PG2与绝缘膜SC部分重叠。在未被绝缘膜SC覆盖的部分中，绝缘膜SC和绝缘膜SZ的氧化硅膜OX2在接触孔CT2的底部处被露出。因此，插塞PG2的底部的一部分被连接到绝缘膜SZ的氧化硅膜OX2，并且插塞PG2的底部的另一部分被连接到绝缘膜SC。即，插塞PG2的底部的一部分与绝缘膜SZ的氧化硅膜OX2中的、未被绝缘膜SC覆盖的部分接触，并且插塞PG 2的底部的另一部分与绝缘膜SC接触。换言之，插塞PG2的底部具有以下部分：位于绝缘膜SZ的氧化硅膜OX2上的、未被绝缘膜SC覆盖的部分，以及位于绝缘膜SC上的部分。

氧化硅膜OX2上的绝缘膜SC的上表面的高度位置比氧化硅膜OX2的上表面的高度位置更高。因此，台阶在插塞PG2的底表面上形成，并且在插塞PG2的底表面上，与绝缘膜SC连接(接触)的部分高于与氧化硅膜OX2连接(接触)的部分。在插塞PG2的底表面中，与氧化硅膜OX2连接(接触)的部分位于栅极电极GE侧，而与绝缘膜SC连接(接触)的部分位于n型漏极区域DR侧。因此，在插塞PG2的底表面(底部)中，n型漏极区域DR侧上的部分(即，与氧化硅膜OX2连接的部分)处于比栅极电极GE侧上的部分(即，连接到氧化硅膜OX2的部分)更高的位置中。

此处，用作绝缘膜SC的可以是硅化物阻挡膜。硅化物阻挡膜与用于覆盖以下区域的膜相对应：通过使用自对准硅化物(Self Aligned Silicide)技术形成金属硅化物层时，应被防止形成金属硅化物层的区域(半导体区域)。

第三实施例(图19)的半导体器件的另一配置与第一实施例(图1)的半导体器件的配置基本相同，因此此处将省略其重复描述。

第三实施例的半导体器件还具有插塞PG2，用于在未被绝缘膜SC覆盖的部分中连接绝缘膜SC和氧化硅膜OX2。由于插塞PG2可以用作场板，因此可以获得由于插塞PG2引起的电场缓和的效果。关于插塞PG2的底表面(底部)的高度位置，n型漏极区域DR侧上的部分(即，与氧化硅膜OX2连接的部分)位于比栅极电极GE侧上的部分(即，与氧化硅膜OX2连接的部分)的位置更高的位置中。因此，从半导体衬底SUB(外延层EP)到插塞PG2的距离被设置为使得在插塞PG2的底表面中，n型漏极区域DR侧上的部分(即，与氧化硅膜OX2连接的部分)大于栅极电极GE侧上的部分(即，与氧化硅膜OX2连接的部分)。由于插塞PG2用作场板，因此可以进一步增强电场缓和的效果。因此，具有LDMOSFET的半导体器件的性能可以被进一步改进。

如上所述，已基于本发明的实施例具体描述了本发明人做出的发明，但是本发明不限于上述实施例，并且显然，可以在不脱离本发明的范围的情况下进行各种修改。