具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或 实例。下文描述组件和布置的具体实例以简化本公开。当然，这些只是实例 且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征上 方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施 例，且还可包含额外特征可在第一特征与第二特征之间形成以使得第一特征 与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图 标号和/或字母。此重复是出于简化和清楚的目的并且本身并不规定所论述的 各种实施例和/或配置之间的关系。

此外，为了易于描述，在本文中可使用例如“在…下面”、“在…下方”、“下 部”、“在…上方”、“上部”等等的空间相关术语，以描述如图中所示出的一个 元件或特征相对于另一(些)元件或特征的关系。除图中所描绘的定向外， 空间相对术语意图涵盖器件在使用或操作中的不同定向。设备可以其它方式 定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词因此 可同样地进行解释。

金属氧化物半导体场效应晶体管(MOSFET)包括布置于衬底上的源极 区与漏极区之间的栅极电极。此外，栅极介电层可布置于栅极电极与衬底之 间。在中电压(MV)器件中，相较于低电压(LV)器件，栅极介电层更厚 以承受更高电压而不被击穿。然而，相较于LV器件，更厚栅极介电层可能 增大MV器件的总高度。因此，一些MV器件可利用凹陷MOSFET，其中栅 极介电层和栅极电极在横向方向上凹陷于衬底的最顶部表面的下方且直接位 于源极区与漏极区的之间。

尽管凹陷MOSFET减小MV器件的高度，但凹陷MOSFET的可靠性可 能受影响。举例来说，由于施加到栅极电极的栅极电压增大，因此随着电压 增大，通过凹陷MOSFET的电流的增大可能不具有实质上恒定的斜率。在一 些情况下，电流对比(versus)电压的行为不一致是由于栅极介电层在接近凹 陷衬底下方的栅极电极的下部拐角更薄，导致阈值电压在栅极电极的不同区 域处不同。

本公开的各种实施例涉及在凹陷MOSFET中形成具有包围栅极电极的更 厚拐角的外部部分的栅极介电结构，以提高总凹陷MOSFET的可预测性、可 控性以及可靠性。在此类实施例中，栅极介电结构的更厚拐角可布置于栅极 介电结构的直接接触沟槽隔离结构且布置于源极区和漏极区的拐角处的区域 处。沟槽隔离结构可连续地包围凹陷MOSFET，且栅极电极可从沟槽隔离结 构的第一侧延伸到沟槽隔离结构的第二侧。在一些实施例中，为增大栅极介 电结构的拐角的厚度，将第一栅极介电层上方的第二栅极介电层形成于衬底 的凹部内。接着，通过光刻和去除工艺来去除第一栅极介电层和第二栅极介 电层的中心部分，使得第一栅极介电层和第二栅极介电层的剩余部分直接上 覆沟槽隔离结构。在一些实施例中，接着在第二介电层和衬底上方形成第三 介电层。因此，栅极介电结构的大部分具有第三介电层的第一厚度，而栅极 介电结构的拐角部分具有相当于第一栅极介电层、第二栅极介电层以及第三 栅极介电层的厚度的总和的第二厚度。栅极介电结构的拐角部分可防止不期 望的电流在拐角部分之下的衬底中流动。随着栅极介电结构的上覆沟槽隔离 结构的拐角部分的厚度增大，凹陷MOSFET的可靠性得以提高。

图1A示出包括凹陷金属氧化物半导体场效应晶体管(MOSFET)的集成 芯片的一些实施例的横截面图100A，所述凹陷金属氧化物半导体场效应晶体 管具有更厚拐角部分的栅极介电结构。

图1A的横截面图100A可截取自凹陷MOSFET的yz平面，而凹陷 MOSFET的源极区和漏极区可见于垂直于yz平面的xz平面(参见图3)。图 1A的横截面图100A包含衬底101。在一些实施例中，衬底101可以是或包 括半导体材料(例如，硅、锗等)，可以是绝缘体上硅(silicon-on-insulator， SOI)衬底或一些其它合适的衬底。在一些实施例中，衬底101包括阱区102。 阱区102可具有较衬底101更高的掺杂浓度及/或不同的掺杂类型。举例来说，在一些实施例中，衬底101可能未掺杂，而阱区102可具有第一掺杂类型(例 如，p型)或第二掺杂类型(例如，n型)。

在一些实施例中，沟槽隔离结构104安置于衬底101内且包围阱区102 和/或衬底101的区域。在一些实施例中，沟槽隔离结构104是浅沟槽隔离 (shallow trenchisolation，STI)结构，使得沟槽隔离结构104延伸到衬底101 中至衬底101的前侧与背侧之间的深度。在其它实施例中，沟槽隔离结构104 可以是完整或深沟槽隔离结构，使得沟槽隔离结构104完全或几乎完全延伸 穿过衬底101的厚度。在一些实施例中，沟槽隔离结构104包括例如二氧化 硅的介电材料且防止凹陷MOSFET的信号(例如，电流、电压)干扰由沟槽隔离结构104包围的阱区102的区域外部的衬底101上的其它器件。

在一些实施例中，栅极电极108布置于衬底101内。在一些实施例中， 栅极电极108在y方向上从沟槽隔离结构104的第一侧延伸到沟槽隔离结构 104的第二侧。在一些实施例中，间隔物结构110可布置于衬底101上方。 在一些实施例中，间隔物结构110主要是在凹陷MOSFET的栅极电极108和 /或其它特征的形成期间使用。在一些实施例中，内连线结构112布置于衬底 101上方。在一些实施例中，内连线结构112包括在内连线介电结构114内的 接触通孔116和内连线导线118。内连线结构112可提供集成芯片的栅极电极 108与其它器件之间的导通路径。

在一些实施例中，栅极电极108具有与衬底101的最顶部表面101t大约 平坦的最顶部表面108t。因此，栅极电极108的最底部表面108b布置于衬底 101的最顶部表面101t下方。由于栅极电极108凹陷于衬底101的下方，因 此凹陷MOSFET的总高度可减小。

在一些实施例中，栅极介电结构106布置于栅极电极108的外部表面和 下部表面上。栅极介电结构106可包括：中心部分106a，覆盖栅极电极108 的最底部表面108b；以及拐角部分106b，包围中心部分106a且布置于栅极 电极108的下部表面和外部侧壁上。在一些实施例中，栅极介电结构106的 拐角部分106b直接接触沟槽隔离结构104以及衬底101的阱区102的一部分。 在一些实施例中，栅极介电结构106的拐角部分106b更包括内部拐角部分106c和外部拐角部分106d。在此类实施例中，内部拐角部分106c可将栅极 介电结构106的中心部分106a耦合到外部拐角部分106d。

在一些实施例中，栅极介电结构106的中心部分106a具有第一厚度t₁； 栅极介电结构106的内部拐角部分106c具有大于第一厚度t₁的第二厚度t₂； 且栅极介电结构106的外部拐角部分106d具有约等于或大于第二厚度t₂的第 三厚度t₃。在此类实施例中，第一厚度t₁、第二厚度t₂以及第三厚度t₃均是 在z方向上测量的且从栅极介电结构106的最底部表面测量。在一些实施例 中，栅极介电结构106的拐角部分106b可包括三个栅极介电层，而栅极介电 结构106的中心部分106a可包括一个栅极介电层。在一些实施例中，构成栅 极介电结构106的栅极介电层包括相同或类似材料(例如，氧化物)，且因此 在横截面图100A中，可能难以区别栅极介电结构106的个别栅极介电层。 在一些实施例中，拐角部分106b具有较栅极介电结构106的中心部分106a 更大的厚度，以确保凹陷MOSFET的栅极介电结构106具有足够厚的拐角部 分106b以减小衬底101中的不期望的电流流动，从而提高凹陷MOSFET的可预测性和可靠性。

图1B示出图1A的横截面图100A的替代性实施例的横截面图100B，其 中绘示栅极电极结构的各层。

图1B的栅极介电结构106包括第一栅极介电层120、布置于第一栅极介 电层120上方的第二栅极介电层122以及第三栅极介电层124。在一些实施 例中，第一栅极介电层120、第二栅极介电层122以及第三栅极介电层124 包括相同或类似材料，且因此在图1B中，通过虚线示出第一栅极介电层120、 第二栅极介电层122以及第三栅极介电层124之间的界面。在一些实施例中， 第二栅极介电层122包括高温氧化物材料。在一些实施例中，栅极介电结构 106的拐角部分106b包括第一栅极介电层120、第二栅极介电层122以及第 三栅极介电层124，而栅极介电结构106的中心部分106a包括第三栅极介电 层124，而不包括第一栅极介电层122和第二栅极介电层124。因此，在一些 实施例中，第一厚度t₁等于第三栅极介电层124的厚度。在一些实施例中， 第一栅极介电层122和第二栅极介电层124的添加增大了栅极介电结构106 在栅极介电结构106的拐角部分106b处的厚度。

在一些实施例中，第一栅极介电层120和第二栅极介电层122的厚度的 总和等于第一厚度t₁与第二厚度t₂之间的差值。在一些实施例中，第一厚度t₁与第二厚度t₂之间的差值和第一厚度t₁的比率在例如大致1.5与大致3之间 的范围内。在一些实施例中，第一厚度t₁与第二厚度t₂之间的差值和第三厚 度t₃的比率在例如大致0.25与大致0.33之间的范围内。在一些实施例中，第 一厚度t₁与第三厚度t₃之间的比率在例如大致0.125与大致0.18之间的范围 内。在一些实施例中，第二厚度t₂与第三厚度t₃之间的比率在例如大致0.5 与大致1之间的范围内。

在一些实施例中，栅极介电结构106的拐角部分106b的第一栅极介电层 120和第二栅极介电层122从沟槽隔离结构104延伸到阱区102正上方至第 一距离d₁。在一些实施例中，第一距离d₁可在例如大致0.1微米与大致0.3 微米之间的范围内。在一些实施例中，栅极介电结构106的拐角部分106b的 第一栅极介电层120和第二栅极介电层122在沟槽隔离结构104上方延伸达 第二距离d₂。在一些实施例中，第一距离d₁与第二距离d₂之间的比率在例如 大致0.5与大致2之间的范围内。在一些实施例中，第三距离d₃是在栅极介 电结构106的最外部侧壁之间进行测量的，且第四距离d₄将相对的第一栅极 介电层120分离。在一些实施例中，第一距离d₁与第四距离d₄之间的比率在 例如大致0.01与大致0.2之间的范围内。在一些实施例中，第四距离d₄与第 三距离d₃之间的比率在例如大致0.9与大致0.99之间的范围内。

图2A示出凹陷MOSFET的一些其它实施例的横截面图200A，所述凹陷 MOSFET包括具有较中心部分更厚的拐角部分的栅极介电结构。

在一些实施例中，栅极电极108具有布置于衬底101的最顶部表面101t 下方的最底部表面108b，且具有布置于衬底101的最顶部表面101t上方的最 顶部表面108t。在一些此类实施例中，凹陷MOSFET仍具有总体减小的高度， 这是因为栅极电极108具有布置于衬底101的最顶部表面101t下方的最底部 表面108b。在一些实施例中，间隔物结构110布置于衬底101的最顶部表面 101t和/或栅极介电结构106上，且直接接触栅极电极108的最外部侧壁。此 外，在一些实施例中，硅化物层202可布置于栅极电极108上方以提高接触 通孔116与栅极电极108之间的接触件的性能。

在一些实施例中，由于栅极介电结构106的拐角部分106b，因此栅极电 极108包括下部部分108L，所述下部部分108L直接布置于栅极介电结构106 的中心部分106a上且具有由栅极介电结构106的内部拐角部分106c包围的 外部侧壁。此外，在一些实施例中，栅极电极108包括上部部分108U，其布 置于下部部分108L上方，直接在栅极介电结构106的内部拐角部分106c上 且具有由栅极介电结构106的外部拐角部分106d包围的外部侧壁。在一些实施例中，栅极电极108的上部部分108U较栅极电极108的下部部分108L更 宽。在一些实施例中，栅极电极108的下部部分108L可具有在y方向上测量 且在例如大致0.1微米与大致100微米之间的范围内的宽度。此外，在一些 实施例中，栅极电极108的上部部分108U较栅极电极108的下部部分108L 更厚。在一些其它实施例中，栅极电极108的上部部分108U可较栅极电极 108的下部部分108L的厚度更薄或约相等。

在一些实施例中，栅极电极108可包括例如多晶硅、铝、钴、钌或某一 其它合适的导电材料。此外，在一些实施例中，栅极介电结构106可包括例 如氮氧化硅、二氧化硅、氧化铪或某一其它合适的介电材料。在一些实施例 中，栅极介电结构106的第一厚度t₁可在例如大致100埃与大致300埃之间 的范围内。在一些实施例中，栅极介电结构106的第二厚度t₂可在例如大致 300埃与大致500埃之间的范围内。在一些实施例中，栅极介电结构106的第三厚度t₃可在例如大致0.08微米与大致2微米之间的范围内。应了解，第 一厚度t₁、第二厚度t₂以及第三厚度t₃的其它值也在本公开的范围内。

图2B示出图2A的横截面图200A的替代性实施例的横截面图200B，其 中绘示栅极电极结构的各层。

如图2B的横截面图200B中所示出，在一些实施例中，栅极介电结构106 的第一栅极介电层120、第二栅极介电层122以及第三栅极介电层124可以 是彼此可区分的。在一些实施例中，栅极电极108仅直接接触栅极介电结构 106的第三栅极介电层124。

图3示出自xz平面的凹陷MOSFET的一些实施例的横截面图300。

在一些实施例中，xz平面例如实质上垂直于图1A和图2A的yz平面。 在一些实施例中，凹陷MOSFET包括布置于衬底101的由沟槽隔离结构104 限定的区域内的源极/漏极区302。在一些实施例中，源极/漏极区302可具有 与阱区102相对的掺杂类型。在一些实施例中，源极/漏极区302由轻掺杂区 304包围，其中轻掺杂区304相较源极/漏极区302掺杂类型相同但掺杂浓度 较低。

在一些实施例中，在横截面图300中，栅极电极108在x方向上在源极/ 漏极区302之间延伸，且同样凹陷在衬底101内。在一些实施例中，内连线 结构112具有耦合到源极/漏极区302和栅极电极108的接触通孔116。在一 些实施例中，源极/漏极区302在x方向上直接布置于栅极电极108与沟槽隔 离结构104的之间。在一些实施例中，间隔物结构110布置于衬底101上且 直接接触栅极电极108的外部侧壁。在其它实施例中，栅极电极108具有与 衬底101的最顶部表面101t实质上共面的最顶部表面108t，且因此间隔物结 构110并不直接接触栅极电极108。

在一些实施例中，从xz平面上的横截面图300来看，栅极介电结构106 的拐角部分(106b)是不可见的。在一些实施例中，从xz平面来看，栅极介 电结构106包围栅极电极108的底部表面和外部侧壁，以防止栅极电极108 接触阱区102、轻掺杂区304和/或源极/漏极区302。在一些实施例中，从xz 平面来看，栅极介电结构106具有第一厚度t₁，且因此直接布置于源极/漏极 区302的之间的栅极介电结构106可包括具有第一厚度t₁的一个栅极介电层。 在一些此类实施例中，从xz平面来看，栅极介电结构106包括第三栅极介电 层124，且第一栅极介电层和第二栅极介电层(图2A的120、122)是不可 见的。栅极介电结构106具有围绕源极/漏极区302之间的栅极电极108的实 质上均一的第一厚度t₁，使得相同的“导通(ON)”栅极电压可用于同时“导通” 栅极电极108下方的整个沟道区，以允许移动电荷载流子在源极/漏极区302 之间移动。

图4示出凹陷MOSFET晶体管的一些实施例的俯视图400，所述凹陷 MOSFET晶体管包括更厚拐角部分的栅极介电结构。

在一些实施例中，图2A的横截面线AA'可对应于图4的横截面线AA'， 且图3的横截面线BB'可对应于图4的横截面线BB'。

图4的俯视图400绘示：在一些实施例中，栅极介电结构106的外部拐 角部分106d直接上覆沟槽隔离结构104。此外，栅极介电结构106的内部拐 角部分106c布置于栅极电极108下方且从俯视图400中不可见。因此，为易 于理解，图4中通过虚线示出内部拐角部分106c。在一些实施例中，内部拐 角部分106c直接布置于源极/漏极区302的外部部分的之间。在一些实施例 中，沿着x方向延伸穿过源极/漏极区302的任何线并不同样延伸穿过栅极介 电结构106的外部拐角部分106d。在一些其它实施例中，内部拐角部分106c 并未直接布置于源极/漏极区302的外部部分的之间，且因此沿着x方向延伸 穿过源极/漏极区302的任何线并不同样延伸穿过栅极介电结构106的内部拐 角部分106c。

图5A示出凹陷MOSFET晶体管的一些实施例的横截面图500A，所述凹 陷MOSFET晶体管包括在xz平面上的隔离结构之间延伸的更厚拐角部分的 栅极介电结构。在一些实施例中，横截面图500A包括对应于图4的横截面 线CC'的横截面线CC'。

图4的横截面线CC'延伸穿过栅极介电结构106的拐角部分106b。因此， 在一些实施例中，图5A的横截面图500A示出在沟槽隔离结构104的相对侧 之间延伸的拐角部分106b。换句话说，从一些视角看，由于栅极介电结构106 在x方向上在沟槽隔离结构104之间延伸，因此栅极介电结构106连续地具 有第二厚度t₂。

图5B示出图5A的横截面图500A的替代性实施例的横截面图500B，其 中绘示栅极电极结构的各层。

如图5B的横截面图500B中所示出，在一些实施例中，栅极介电结构106 的第一栅极介电层120、第二栅极介电层122以及第三栅极介电层124可以 是彼此可区分的且在x方向上在沟槽隔离结构104的相对侧之间延伸。

图6示出布置于yz平面上的第二凹陷MOSFET旁侧的第一凹陷MOSFET 的一些实施例的横截面图600。

在一些实施例中，集成芯片包括布置于第二凹陷MOSFET 604旁侧的第 一凹陷MOSFET 602。在一些实施例中，第一凹陷MOSFET 602可以是n型 MOSFET，其中当第一凹陷MOSFET 602“导通”时，移动电荷载流子是电子。 在此类实施例中，第一凹陷MOSFET 602可具有为p型的第一阱区102a。在 一些实施例中，第二凹陷MOSFET 604可以是p型MOSFET，其中当第二凹 陷MOSFET 604“导通”时，移动电荷载流子是电洞。在此类实施例中，第二 凹陷MOSFET 604可具有为n型的第二阱区102b。

在一些实施例中，第一凹陷MOSFET 602和第二凹陷MOSFET 604包括 具有拐角部分106b的栅极介电结构106，所述拐角部分106b较中心部分106a 具有更大厚度。在一些实施例中，内连线结构112更包括内连线通孔620和 接合垫622。可通过接合垫622将其它集成芯片和/或半导体器件耦合到第一 凹陷MOSFET 602和/或第二凹陷MOSFET 604。

图7示出在施加到凹陷MOSFET上时电流对比栅极电压的一些实施例的 曲线图700，所述凹陷MOSFET具有较中心部分更厚的拐角部分的栅极介电 结构，如例如图1A到图6中所示出。

曲线图700示出凹陷MOSFET中的电流的绝对值的示例性数据点702， 所述绝对值随施加到栅极电极(图3的108)的电压的绝对值增大而变化。 在一些实施例中，当栅极电压等于转变电压704且第一转变电流708行进穿 过凹陷MOSFET时，电流开始流过凹陷MOSFET。在一些实施例中，随着栅 极电压从转变电压704增大，电流可以实质上恒定的速率增大直到电流在阈 值电压706下达到饱和电流712，其中沟道区在栅极电极(图3的108)下方 和源极/漏极区(图3的302)之间完全开放。在一些实施例中，由于凹陷 MOSFET中的栅极介电结构(图2A的106)的拐角部分(图2A的106b)， 因此整个凹陷MOSFET(例如，在图2A的横截面图200A和在图3的横截面 图300处)的阈值电压706实质上相同，且因此示例性数据点702的斜率710 在第一转变电流708与饱和电流712之间实际上是实质上恒定的。与斜率710 在第一转变电流708与饱和电流712之间变化的情况下相比，具有实质上恒 定的斜率710的凹陷MOSFET更加可靠。

图8A到图8C示出凹陷MOSFET的一些替代实施例的各种视图800A到 800C，所述凹陷MOSFET具有包括较中心部分更厚的拐角部分的栅极介电结 构。

如图8A的俯视图800A中所示，在一些实施例中，栅极介电结构106的 拐角部分106b并不在x方向上在栅极介电结构106的最外部部分之间连续地 延伸。

图8B的横截面图800B示出自yz平面的图8A的凹陷MOSFET的一些 实施例。在一些实施例中，图8A的横截面线AA'对应于图8B的横截面线 AA'。换句话说，在一些实施例中，图8B的横截面图800B对应于图8A的俯 视图800A的横截面线AA'。此外，图8A的俯视图800A对应于图8B的横 截面线AA'。

如图8B的横截面图800B中所示出，图8A的横截面线AA'延伸穿过栅 极介电结构106的拐角部分106b。因此，在一些实施例中，图8B的横截面 图800B包括具有拐角部分106b的栅极介电结构106，所述拐角部分106b包 围中心部分106a且较中心部分106a更厚。

图8C的横截面图800C示出自xz平面的图8A的凹陷MOSFET的一些 实施例。在一些实施例中，图8A的横截面线CC'对应于图8C的横截面线CC'。 换句话说，在一些实施例中，图8C的横截面图800C对应于图8A的横截面 线CC'。此外，图8A的俯视图800A对应于图8C的横截面线CC'。

在一些实施例中，具有第二厚度t₂的拐角部分106b在沟槽隔离结构104 的相对侧之间完全地延伸。然而，在一些实施例中，拐角部分106b可能不直 接上覆沟槽隔离结构104或仅部分地直接上覆沟槽隔离结构104。在一些其 它实施例中，从图8C的横截面图800C，xz-平面来看，沟槽隔离结构104连 续地下伏于整个栅极介电结构106。

在一些实施例中，第一栅极介电层120和第二栅极介电层122直接布置 于第三栅极介电层124与阱区102之间。此外，在一些实施例中，从xz平面 来看，第三栅极介电层124包围垂直于x方向的第一栅极介电层120和第二 栅极介电层122的最外部侧壁。在一些此类实施例中，第三栅极介电层124 将第一栅极介电层120和第二栅极介电层122与沟槽隔离结构104分离。

图9A到图9C示出凹陷MOSFET的一些其它替代实施例的各种视图 900A到900C，所述凹陷MOSFET具有包括较中心部分更厚的拐角部分的栅 极介电结构。

如图9A的俯视图900A中所示，在一些实施例中，多个拐角部分106b 布置于沟槽隔离结构104上方。在一些此类实施例中，在x方向上延伸的线 可与多个拐角部分106b相交。

在一些实施例中，图9A的横截面线AA'对应于图9B的横截面线AA'。 换句话说，在一些实施例中，图9B的横截面图900B对应于图9A的俯视图 900A的横截面线AA'。此外，图9A的俯视图900A对应于图9B的横截面线 AA'。

如图9B的横截面图900B中所示出，图9A的横截面线AA'在y方向上 延伸穿过栅极介电结构106的拐角部分106b。因此，在一些实施例中，图9B 的横截面图900B包括具有拐角部分106b的栅极介电结构106，所述拐角部 分106b包围中心部分106a且较中心部分106a更厚。

图9C的横截面图900C示出自xz平面的图9A的凹陷MOSFET的一些 实施例。在一些实施例中，图9A的横截面线CC'对应于图9C的横截面线CC'。 换句话说，在一些实施例中，图9C的横截面图900C对应于图9A的俯视图 900A的横截面线CC'。此外，图9A的俯视图900A对应于图9C的横截面线 CC'。

如图9C的横截面图900C中所示出，在一些实施例中，栅极介电结构106 的多个拐角部分106b在x方向上布置于沟槽隔离结构104的相对侧之间。在 一些实施例中，第三栅极介电层124连续地在拐角部分106b之间延伸。

图10A到图10C示出凹陷MOSFET的一些其它替代实施例的各种视图 1000A到1000C，所述凹陷MOSFET具有包括较中心部分更厚的拐角部分的 栅极介电结构。

如图10A的俯视图1000A中所示，在一些实施例中，栅极介电结构106 的拐角部分106b包括额外的内部拐角部分106e，其中内部拐角部分106c是 在外部拐角部分106d与额外的内部拐角部分106e之间。在一些实施例中， 额外的内部拐角部分106e直接布置于源极/漏极区302的之间，而在其它实 施例中，额外的内部拐角部分106e并未直接布置于源极/漏极区302的之间。 此外，在一些实施例中，从图10A的俯视图1000A来看，额外的内部拐角部 分106e布置于栅极电极108后方且因此通过虚线示出。

在一些实施例中，图10A的横截面线AA'对应于图10B的横截面线AA'。 换句话说，在一些实施例中，图10B的横截面图1000B对应于图10A的俯视 图1000A的横截面线AA'。此外，图10A的俯视图1000A对应于图10B的 横截面线AA'。

如图10B的横截面图1000B中所示出，图10A的横截面线AA'在y方向 上延伸穿过栅极介电结构106的拐角部分106b。因此，在一些实施例中，图 10B的横截面图1000B包括具有拐角部分106b的栅极介电结构106，所述拐 角部分106b包围中心部分106a且较中心部分106a更厚。此外，在一些实施 例中，栅极介电结构106包括额外的内部拐角部分106e，所述额外的内部拐 角部分106e较栅极介电结构106的中心部分106a和内部拐角部分106c更厚。在一些此类实施例中，额外的内部拐角部分106e可包括第二栅极介电层122 的更厚部分122a。在一些此类实施例中，栅极介电结构106的额外的内部拐 角部分106e可布置于阱区102的正上方，而不是沟槽隔离结构104的正上方。 在一些其它实施例中，额外的内部拐角部分106e可直接上覆沟槽隔离结构 104。在一些实施例中，额外的内部拐角部分106e较内部拐角部分106c更厚， 其进一步减小衬底101的阱区102中的不期望的电流流动。

图10C的横截面图1000C示出自xz平面的图10A的凹陷MOSFET的一 些实施例。在一些实施例中，图10A的横截面线CC'对应于图10C的横截面 线CC'。换句话说，在一些实施例中，图10C的横截面图1000C对应于图10A 的俯视图1000A的横截面线CC'。此外，图10A的俯视图1000A对应于图10C 的横截面线CC'。

如图10C的横截面图1000C中所示出，在一些实施例中，从xz平面来看， 拐角部分106b包括在沟槽隔离结构104的相对侧之间连续地延伸的第一栅极 介电层120、第二栅极介电层122以及第三栅极介电层124。在一些此类实施 例中，图10A的横截面线CC'并不与额外的内部拐角部分106e相交，且因此 额外的内部拐角部分(图10A的106e)并不存在于图10C的横截面图1000C 中。

图11A及图11B到图27A及图27B示出形成凹陷MOSFET的方法的一 些实施例的各种视图1100A及1100B到2700A及2700B，所述凹陷MOSFET 具有较中心部分更厚的拐角部分的栅极介电结构。尽管相对于方法描述图 11A及图11B到图27A及图27B，但应了解，图11A及图11B到图27A及 图27B中所公开的结构不限于此方法，但替代地，可单独作为独立于所述方法的结构。

如图11A的横截面图1100A中所示，提供衬底101。在各种实施例中， 衬底101可包括任何类型的半导体主体(例如，硅/CMOS块体、SiGe、SOI 等)以及任何其它类型的半导体材料，所述半导体主体例如半导体晶片或晶 片上的一个或多个管芯。在一些实施例中，沟槽隔离结构104可形成于衬底 101内。沟槽隔离结构104可通过选择性地刻蚀衬底101以形成由衬底101 的侧壁限定的沟槽来形成。随后，沟槽用一种或多种介电材料，例如二氧化硅填充，从而形成沟槽隔离结构104。在一些实施例中，沟槽隔离结构104 连续地包围衬底101的区域。在一些实施例中，横截面图1100A表示自xz平 面和自yz平面视角的沟槽隔离结构104。

图11B示出可对应于图11A的一些实施例的俯视图1100B。在一些实施 例中，图11B的横截面线AA'对应于图11A的横截面图1100A。俯视图1100B 在xy平面上。在一些实施例中，沟槽隔离结构104是衬底101内的连续连接 的环状结构。

在以下图12A到图27B中，“A”图式表示从yz平面上的横截面图形成凹 陷MOSFET的方法中的某一步骤，“B”图式表示从xz平面上的横截面图形成 凹陷MOSFET的方法中的某一步骤；且“C”图式表示从xy平面上的俯视图形 成凹陷MOSFET的方法中的某一步骤。举例来说，图12A的横截面图1200A 在yz平面上，图12B的横截面图1200B在xz平面上，且图12C的俯视图1200C 在xy平面上。此外，图12A、图12B以及图12C示出从不同的平面/视角的 所述方法的同一步骤。

如图12A的横截面图1200A中所示出，通过光刻且后续刻蚀沟槽隔离结 构104之间的衬底101来形成凹部1202。在一些实施例中，去除沟槽隔离结 构104的内部部分，且因此凹部1202具有由沟槽隔离结构104限定的外部侧 壁。在一些实施例中，凹部1202的深度在例如大致0.08微米到大致2微米 之间的范围内。此外，在一些实施例中，对衬底101执行离子植入工艺以在 沟槽隔离结构104之间形成阱区102。在一些实施例中，阱区102还延伸至沟槽隔离结构104的下方和/或超过沟槽隔离结构104的外部侧壁。在一些实 施例中，阱区102具有第一掺杂类型(例如，n型)或第二掺杂类型(例如， p型)。

如图12B的横截面图1200B中所示出，在一些实施例中，凹部1202并 不延伸到沟槽隔离结构104中。因此，从xz平面的视角，凹部1202具有由 衬底101限定的外部侧壁。此外，在一些实施例中，凹部1202在x方向上较 在图12A的y方向上更窄。

如图12C的俯视图1200C中所示出，在一些实施例中，凹部1202在y 方向上在沟槽隔离结构104之间延伸。从俯视图1200C来看，使用虚线来限 定凹部1202的外部侧壁。在一些实施例中，图12A的横截面图1200A对应 于图12C的横截面线AA'，且图12B的横截面图1200B对应于图12C的横截 面线BB'。

如图13A的横截面图1300A中所示出，将第一栅极介电层120沉积于凹 部1202的表面上。在一些实施例中，第一栅极介电层120可包括例如二氧化 硅、氮氧化硅、氧化铪或一些其它合适的介电材料。在一些实施例中，第一 栅极介电层120是借助于热氧化工艺形成。在其它实施例中，第一栅极介电 层120可借助于沉积工艺(例如，化学气相沉积(chemicalvapor deposition， CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)等)形成。在一些实施例中，第一栅极介电层120形 成于沟槽隔离结构104的上部表面上，而在其它实施例中，第一栅极介电层 120并不形成于沟槽隔离结构104的上部表面上。在一些实施例中，第一栅 极介电层120具有在凹部1202的表面上实质上均一的第四厚度t₄。在一些实 施例中，第四厚度t₄在例如大致100埃与大致200埃之间的范围内。

如图13B的横截面图1300B中所示出，在一些实施例中，也可从xz平面 见到第一栅极介电层120。在一些实施例中，第一栅极介电层120还形成于 衬底101的部分最顶部表面101t的上方。

如图14A的横截面图1400A和图14B的横截面图1400B中所示出，在 一些实施例中，在沟槽隔离结构104与凹部1202之间沿着x方向直接形成轻 掺杂区304。因此，在一些实施例中，图14A的横截面图1400A并未在图13A 与图14A之间改变。在一些实施例中，轻掺杂区304是使用光刻和离子植入 工艺形成，使得轻掺杂区304直接布置于沟槽隔离结构104与凹部1202之间 且还具有与阱区102不同的掺杂类型。

在一些其它实施例中，在第一栅极介电层120形成于凹部1202内之前形 成轻掺杂区304和/或阱区102。因此，应了解，图11A到图14B中所示出的 方法的步骤的次序可能改变。

如图15A的横截面图1500A和图15B的横截面图1500B中所示出，将 第二栅极介电层122直接形成于第一栅极介电层120上。在一些实施例中， 第二栅极介电层122包括与第一栅极介电层120相同的材料。在一些其它实 施例中，第二栅极介电层122可包括与第一栅极介电层120不同的材料。在 一些实施例中，第二栅极介电层122可借助于化学气相沉积(CVD)或借助 于一些其它合适的沉积工艺(例如，PVD、ALD等)形成。此外，在一些实 施例中，第二栅极介电层122可包括高温氧化物。举例来说，在一些实施例 中，第二栅极介电层122可包括在高温下形成的二氧化硅。在一些此类实施 例中，形成高温二氧化硅的反应物可包括二氯硅烷和氧化亚氮，且可在设定 成温度在例如大致800摄氏度与大致1000摄氏度之间的范围内的腔室中反 应。在一些其它实施例中，高温氧化物可包括氮氧化硅。

在一些实施例中，第二栅极介电层122具有在第一栅极介电层120上方 实质上均一的第五厚度t₅。在一些实施例中，第五厚度t₅在例如大致100埃 与大致200埃之间的范围内。

如图16A的横截面图1600A和图16B的横截面图1600B中所示出，在 一些实施例中，在直接接触和/或直接上覆沟槽隔离结构104的部分第一栅极 介电层120和部分第二栅极介电层122上方直接形成第一掩模结构1602。因 此，在一些实施例中，第一掩模结构1602可见于yz平面上的图16A的横截 面图1600A中，但不可见于xz平面上的图16B的横截面图1600B中。在一 些其它实施例中，从xz平面来看，第一掩模结构1602可覆盖沟槽隔离结构104，且因此从xz平面中可见。在一些实施例中，第一掩模结构1602还直接 上覆与第一栅极介电层120直接接触的部分阱区102。在一些实施例中，第 一掩模结构1602以在y方向上测量的第一距离d₁直接上覆部分阱区102。在 一些实施例中，第一距离d₁在例如大致0.1微米与大致0.3微米之间的范围 内。

在一些实施例中，第一掩模结构1602可使用光刻和去除(例如，刻蚀) 工艺形成。在一些实施例中，第一掩模结构1602包括光刻胶材料或硬掩模材 料。在一些实施例中，第一掩模结构1602还直接覆盖图16A的横截面图1600A 中的沟槽隔离结构104。在一些其它实施例中，第一掩模结构1602还可形成 于整个沟槽隔离结构104上方，且因此在一些实施例中，第一掩模结构1602 可存在于图16B的横截面图1600B中的沟槽隔离结构104正上方。

如图16C的俯视图1600C中所示出，在一些实施例中，第一掩模结构1602 类似于两个矩形。在一些实施例中，图16A的横截面图1600A对应于图16C 的横截面线AA'，且图16B的横截面图1600B对应于图16C的横截面线BB'。 在一些其它实施例中，从图16C的俯视图1600C来看，第一掩模结构1602 还可完全覆盖沟槽隔离结构104以保护沟槽隔离结构104免受后续的去除工 艺。

在一些其它实施例中，从俯视图1600C来看，第一掩模结构1602具有不 同设计以实现不同栅极电极结构设计，例如图8A到图8C、图9A到图9C和 /或图10A到图10C中所示出的设计。举例来说，在一些其它实施例中，可使 用图16C的替代性第一掩模结构1602a来代替第一掩模结构1602。在此类其 它实施例，通过虚线示出的替代性第一掩模结构1602a在x方向上较凹部1202 更窄。在一些此类其它实施例，替代性第一掩模结构1602a可用于形成图8A 到图8C中所示出的实施例。

如图17A的横截面图1700A和图17B的横截面图1700B中所示，在一 些实施例中，进行去除工艺，以去除不位于第一掩模结构1602正下方的部分 第一栅极介电层120和部分第二栅极介电层122。因此，在一些实施例中， 图17A和图17B的去除工艺去除第一栅极介电层120和第二栅极介电层122 的中心部分，使得第一栅极介电层120和第二栅极介电层122的剩余部分沿 yz平面直接接触沟槽隔离结构104。在一些实施例中，图17A和图17B的去 除工艺可包括在实质上z方向上进行的干式刻蚀工艺。在图17A和图17B的 去除工艺之后，凹部1202包括由衬底101和/或衬底101的区域(例如阱区 102和轻掺杂区304)限定的一些下部表面和外部侧壁。

在一些实施例中，沟槽隔离结构104对于图17A和图17B的去除工艺的 去除实质上具有抵抗性。在一些其它实施例中，第一掩模结构1602覆盖整个 沟槽隔离结构104，且因此第一掩模结构1602阻止利用图17A和图17B的去 除工艺来去除沟槽隔离结构。

如图17C的俯视图1700C中所示，在一些实施例中，第一栅极介电层和 第二栅极介电层(图17A的120、122)不存在，这是因为第一栅极介电层和 第二栅极介电层(图17A的120、122)在第一掩模结构1602后方。在一些 实施例中，图17A的横截面图1700A对应于图17C的横截面线AA'，且图 17B的横截面图1700B对应于图17C的横截面线BB'。

如图18A的横截面图1800A和图18B的横截面图1800B中所示，在一 些实施例中，去除第一掩模结构(图16A的1602)且将第三栅极介电层124 形成于凹部1202的表面上方以及第二栅极介电层122上方。在一些实施例中， 第三栅极介电层124可包括与第一栅极介电层120和/或第二栅极介电层122 相同的材料，而在一些其它实施例中，第三栅极介电层124可包括与第一栅 极介电层120和/或第二栅极介电层122不同的材料。在一些实施例中，第三栅极介电层124可借助于化学气相沉积(CVD)或借助于一些其它合适的沉 积工艺(例如，PVD、ALD等)形成。在一些实施例中，第三栅极介电层124 具有在第一栅极介电层120上方实质上均一的第一厚度t₁。在一些实施例中， 第一厚度t₁在例如大致100埃与大致300埃之间的范围内。

如图18C的俯视图1800C中所示，在一些实施例中，通过虚线示出第二 栅极介电层122以绘示第二栅极介电层122仅布置于第三栅极介电层124的 某些部分之下。在一些实施例中，图18A的横截面图1800A对应于图18C的 横截面线AA'，且图18B的横截面图1800B对应于图18C的横截面线BB'。

如图19A的横截面图1900A和图19B的横截面图1900B中所示，在一 些实施例中，将栅极电极材料1902接着形成于第三栅极介电层124上方且填 充衬底101内的凹部(图18A和图18B的1202)。在一些实施例中，栅极电 极材料1902可借助于沉积工艺(例如，CVD、PVD、ALD、溅镀、电镀等) 形成。在一些实施例中，栅极电极材料1902可包括多晶硅、铝、钴、钌或一 些其它合适的导电材料。

如图20A的横截面图2000A和图20B的横截面图2000B中所示，在一 些实施例中，通过平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP))平坦化栅极电极材料(图19A的1902)，以形成具有 实质上平坦的最顶部表面108t的栅极电极108。由于栅极电极108的最顶部 表面108t是实质上平坦的，因此栅极电极108上方的后续沉积层也可具有实 质上平坦的上部表面。在一些实施例中，将栅极电极材料(图19A的1902) 平坦化，使得栅极电极108的最顶部表面108t与衬底101的最顶部表面101t 是实质上平坦的。在一些其它实施例中，栅极电极108的最顶部表面108t可 经历平坦化工艺(例如，CMP)以及去除工艺(例如，刻蚀)，使得栅极电极 108的最顶部表面108t布置于衬底101的最顶部表面101t上方。在一些其它 实施例中(未示出)，功函数层可形成于凹部(图18A的1202)内以及栅极 电极108的上方或下方以进一步调整凹陷MOSFET的阈值电压。

此外，在一些实施例中，图20A和图20B的平坦化工艺(例如，CMP) 和/或一些其它去除工艺(例如，刻蚀)可去除布置于衬底101的最顶部表面 101t上方的第一栅极介电层120、第二栅极介电层122和/或第三栅极介电层124的任何部分。在图20A和图20B的平坦化工艺和/或去除工艺之后，第一 栅极介电层120、第二栅极介电层122以及第三栅极介电层124构成包围栅 极电极108的栅极介电结构106。从图20A的横截面图2000A来看，栅极介 电结构106包括中心部分106a，所述中心部分106a仅包括第三栅极介电层 124且具有第一厚度t₁。在一些实施例中，从栅极介电结构106的最底部表面 106L到栅极介电结构106的第一中部表面106f来测量第一厚度t₁，其中第一 中部表面106f在栅极介电结构106的最底部表面106L与最顶部表面106t之 间。在一些实施例中，从图20B的横截面图2000B来看，栅极介电结构106 仅包括第三栅极介电层124，且因此具有第一厚度t₁。

此外，栅极介电结构106包括包围中心部分106a且直接上覆沟槽隔离结 构104的拐角部分106b。栅极介电结构106的拐角部分106b具有第二厚度 t₂，所述第二厚度t₂等于第一栅极介电层120、第二栅极介电层122以及第三 栅极介电层124的厚度(t₄、t₅、t₁)的总和。在一些实施例中，在栅极介电 结构106的最底部表面106L与栅极介电结构106的第二中部表面106s之间 测量第二厚度t₂，其中栅极介电结构106的第二中部表面106s在栅极介电结构106的第一中部表面106f与最顶部表面106t之间。在一些实施例中，拐角 部分106b还具有第三厚度t₃，所述第三厚度t₃可定义为栅极介电结构106的 高度且在z方向上从栅极介电结构106的最底部表面106L到最顶部表面106t 来测量。第一厚度t₁、第二厚度t₂以及第三厚度t₃均在相同z方向上测量。 第二厚度t₂大于第一厚度t₁以确保电流对比栅极电压的比率是实质上恒定的， 以提高凹陷MOSFET的可靠性。在一些实施例中，第二厚度t₂是第一厚度t₁的至少三倍，这是因为在一些实施例中，第一栅极介电层120、第二栅极介 电层122以及第三栅极介电层124可各自是至少100埃厚。

如图20C的俯视图2000C中所示，在一些实施例中，第一栅极介电层120、 第二栅极介电层122以及第三栅极介电层124是可见的。在一些实施例中， 第一栅极介电层120和第二栅极介电层122直接上覆沟槽隔离结构104。在 一些实施例中，第一栅极介电层120和/或第二栅极介电层122还直接上覆且 接触部分阱区(图20A的102)。在一些实施例中，图20A的横截面图2000A 对应于图20C的横截面线AA'，且图20B的横截面图2000B对应于图20C的 横截面线BB'。

如图21A的横截面图2100A、图21B的横截面图2100B以及图21C的俯 视图2100C中所示，可将硬掩模层2102形成于栅极电极108上方。在一些实 施例中，硬掩模层2102还可直接上覆一些或全部栅极介电结构106。在一些 实施例中，硬掩模层2102包括硬掩模材料，例如氮化硅、碳化硅或一些其它 合适的硬掩模材料。在一些实施例中，硬掩模层2102借助于沉积工艺(例如， CVD、PVD、ALD等)首先沉积于衬底101上方，且接着借助于光刻工艺和 去除(例如，刻蚀)工艺来图案化。

此外，在一些实施例中，可将间隔物结构110形成于硬掩模层2102的外 部侧壁上。在一些实施例中，间隔物结构110是通过以下形成：将间隔物层 沉积于硬掩模层2102和衬底101上方；接着可执行干式刻蚀工艺来去除间隔 物层的实质上水平部分，从而形成间隔物结构110。在一些实施例中，间隔 物结构110可包括例如二氧化硅、氮化硅、一些其它合适的介电材料或前述 的组合。在一些实施例中，间隔物结构110具有实质上弯曲的外部侧壁。此 外，在一些实施例中，间隔物结构110和硬掩模层2102可一起完全且直接上 覆栅极电极108和栅极介电结构106。

在一些其它实施例中，可在执行栅极电极108的去除工艺之前形成硬掩 模层2102。举例来说，在一些实施例中，栅极电极材料(图19A的1902) 可首先经历平坦化工艺(例如，CMP)，且接着硬掩模层2102可形成于平坦 化栅极电极材料上方。接着，在一些实施例中，可执行根据硬掩模层2102的 刻蚀工艺来去除平坦化栅极电极的外部部分，从而形成栅极电极108。在此 类其它实施例中，栅极电极108可具有布置于衬底101的最顶部表面101t上 方的最顶部表面108t。

如图22A的横截面图2200A和图22B的横截面图2200B中所示，在一 些实施例中，可将源极/漏极区302横向形成于间隔物结构110与沟槽隔离结 构104之间。在一些实施例中，源极/漏极区302是借助于离子植入来掺杂部 分轻掺杂区304而形成。相较轻掺杂区304，源极/漏极区302可具有相同掺 杂类型，但掺杂浓度更高。源极/漏极区302可通过自对准工艺形成，其中硬 掩模层2102和间隔物结构110在离子植入工艺期间充当掩模。源极/漏极区302从图22A的横截面图2200A中不可见，这是因为间隔物结构与沟槽隔离 结构104之间没有用于形成源极/漏极区302的空间。

如图23A的横截面图2300A和图23B的横截面图2300B中所示，在一 些实施例中，将第一内连线介电层114a形成于衬底101和硬掩模层2102上 方。在一些实施例中，第一内连线介电层114a借助于沉积工艺(例如，PVD、 CVD、ALD等)形成，且可包括例如氮化物(例如，氮化硅、氮氧化硅)、 碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅玻璃(borosilicate glass， BSG)、磷硅玻璃(phosphoric silicate glass，PSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、低k氧化物(例如，掺碳氧化物、SiCOH) 或类似物。

如图24A的横截面图2400A和图24B的横截面图2400B中所示，在一 些实施例中，可执行平坦化工艺(例如，CMP)以去除布置于硬掩模层2102 上方的部分第一内连线介电层114a。在一些实施例中，平坦化工艺(例如， CMP)还可去除间隔物结构110和硬掩模层2102的上部部分，使得间隔物结 构110可具有实质上平坦的上部表面。在一些其它实施例中，图24A和图24B 的平坦化工艺(例如，CMP)并不去除部分间隔物结构110和/或部分硬掩模 层2102。

如图25A的横截面图2500A、图25B的横截面图2500B以及图25C的俯 视图2500C中所示，在一些实施例中，从栅极电极108选择性地去除硬掩模 层(图24A的2102)。在一些实施例中，并不去除间隔物结构110。在一些实 施例中，借助于湿式刻蚀或干式刻蚀去除硬掩模层(图24A的2102)，且栅 极电极108、栅极介电结构106以及沟槽隔离结构104可对于湿式刻蚀或干 式刻蚀的去除实质上具有抵抗性。

在一些实施例中(未示出)，在去除硬掩模层(图24A的2102)之后， 可任选地执行栅极替换工艺。在此类实施例中，可从栅极介电结构106选择 性地去除栅极电极108且不同的栅极电极材料可形成于栅极介电结构106内。 在一些此类实施例中，形成于图19A到图19B和图20A到图20C中的栅极 电极108可称为“虚拟栅极电极”，且接着将虚拟栅极电极去除且在图25A到 图25C中替换为栅极电极108。举例来说，在一些实施例中，可使用栅极替换工艺来减小在各种处理步骤期间对栅极电极108的损害。

如图26A的横截面图2600A、图26B的横截面图2600B以及图26C的俯 视图2600C中所示，在一些实施例中，将硅化物层202形成于栅极电极108 上。在一些实施例中，当栅极电极108包括多晶硅时，形成硅化物层202。 在一些此类实施例中，硅化物层202可包括例如硅化钴、硅化钛、硅化镍或 一些其它合适的金属硅化物材料。在一些实施例中，硅化物层202是通过以 下形成：沉积覆盖栅极电极108的过渡金属层，及随后加热过渡金属层以使 其与栅极电极108的多晶硅反应。在一些实施例中，硅化物层202有助于将 形成于栅极电极108上方以耦合到栅极电极108的导电特征。

如图27A的横截面图2700A和图27B的横截面图2700B中所示，在一 些实施例中，将内连线结构112形成于栅极电极108和源极/漏极区302上方， 使得凹陷MOSFET可耦合到布置于衬底101上方的更多器件(例如，存储器 器件、另一晶体管、图像传感器等)。在一些实施例中，内连线结构112包括 布置于第一内连线介电层114a、第二内连线介电层114b、第三内连线介电层 114c和/或第四内连线介电层114d中的接触通孔116、内连线导线118以及内连线通孔620。在一些实施例中，第一内连线介电层114a、第二内连线介电 层114b、第三内连线介电层114c和/或第四内连线介电层114d可包括例如氮 化物(例如氮化硅、氮氧化硅)、碳化物(例如碳化硅)、氧化物(例如氧化 硅)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、低k氧化 物(例如掺碳氧化物、SiCOH)或类似物。此外，在一些实施例中，接触通 孔116、内连线导线118以及内连线通孔620可各自包括例如铜、钨、铝、钛、 钽或一些其它合适的导电材料。在一些实施例中，内连线结构112可通过各 种步骤形成，所述步骤包括沉积工艺(例如，PVD、CVD、ALD、溅镀等)、 去除工艺(例如，湿式刻蚀、干式刻蚀、CMP等)和/或图案化工艺(例如， 光刻/刻蚀)。

图28示出在凹陷MOSFET中形成具有较中心部分更厚的拐角部分的栅 极介电结构的方法2800的一些实施例的流程图。

虽然方法2800在下文示出且描述为一系列动作或事件，但应了解，不应 以限制意义来解释此类动作或事件的所示出的次序。举例来说，除本文中所 示出和/或所描述的动作或事件之外，一些动作可与其它动作或事件以不同次 序和/或同时出现。另外，可能需要并非所有的所示出动作以实施本文中的描 述的一个或多个方面或实施例。此外，本文中所描绘的动作中的一个或多个 可以一个或多个单独动作和/或阶段进行。

在动作2802处，形成沟槽隔离结构以围绕衬底的阱区。图11A示出对应 于动作2802的一些实施例的横截面图1100A。

在动作2804处，去除衬底的一部分以在衬底中形成凹部，其中凹部的外 部侧壁由沟槽隔离结构限定。图12A示出对应于动作2804的一些实施例的 横截面图1200A。

在动作2806处，在衬底中的凹部的表面上方形成第一栅极介电层。图 14A示出对应于动作2806的一些实施例的横截面图1400A。

在动作2808处，在第一栅极介电层上方形成第二栅极介电层。图15A 示出对应于动作2808的一些实施例的横截面图1500A。

在动作2810处，执行去除工艺以去除第一栅极介电层和第二栅极介电层 的中心部分。图17A示出对应于动作2810的一些实施例的横截面图1700A。

在动作2812处，在衬底中的凹部的表面上方以及第二栅极介电层上方形 成第三栅极介电层。图18A示出对应于动作2812的一些实施例的横截面图 1800A。

在动作2814处，在第三栅极介电层上方形成栅极电极。图20A示出对 应于动作2814的一些实施例的横截面图2000A。

因此，本公开涉及一种在凹陷MOSFET中增大栅极介电结构在栅极介电 结构的拐角部分处的厚度以提高凹陷MOSFET的可靠性的方法。

因此，在一些实施例中，本公开涉及一种半导体器件，包括：阱区，位 于衬底内；源极区和漏极区，布置于阱区的相对侧上的衬底内；栅极电极， 布置于阱区上方，所述栅极电极包括布置于衬底的最顶部表面下方且在源极 区与漏极区之间延伸的底部表面；沟槽隔离结构，包围源极区、漏极区以及 栅极电极；以及栅极介电结构，将栅极电极与阱区、源极区、漏极区以及沟 槽隔离结构分离，其中栅极介电结构包括具有第一厚度的中心部分和具有第 二厚度的拐角部分，以及其中第二厚度大于第一厚度。

在一些实施例中，所述栅极电极在第一方向上从所述源极区延伸到所述 漏极区，其中所述栅极电极在垂直于所述第一方向的第二方向上从所述沟槽 隔离结构的第一侧延伸到所述沟槽隔离结构的第二侧，以及其中所述栅极介 电结构的所述拐角部分布置于所述沟槽隔离结构的所述第一侧和所述第二侧 的正上方且接触所述沟槽隔离结构的所述第一侧和所述第二侧。在一些实施 例中，所述第二厚度是所述第一厚度的至少三倍。在一些实施例中，所述栅 极介电结构的所述中心部分的所述第一厚度是在所述栅极介电结构的最底部 表面与第一中部表面之间测量，其中所述栅极介电结构的所述拐角部分的所 述第二厚度是在所述栅极介电结构的所述最底部表面与第二中部表面之间测 量，其中所述第一中部表面在所述栅极介电结构的所述第二中部表面与所述 最底部表面之间，且其中所述第二中部表面在所述栅极介电结构的最顶部表 面下方。在一些实施例中，所述栅极介电结构的所述拐角部分具有在与所述 第一厚度和所述第二厚度相同的方向上测量的第三厚度，且其中所述第三厚 度大于所述第一厚度和所述第二厚度。在一些实施例中，所述栅极电极在第 一方向上从所述源极区延伸到所述漏极区，且其中在所述第一方向上延伸穿 过所述源极及漏极区的任何线并不延伸穿过所述栅极介电结构的所述拐角部 分。在一些实施例中，布置于所述栅极介电结构的所述中心部分上方的所述 栅极电极的下部部分较所述栅极电极的布置于所述栅极介电结构的所述拐角 部分上方的所述栅极电极的上部部分更窄。在一些实施例中，所述栅极介电 结构的所述拐角部分包括直接上覆所述沟槽隔离结构的第一区和直接上覆且 接触所述阱区的第二区，其中所述第一区较所述第二区更薄。

在其它实施例中，本公开涉及一种半导体器件，包括：阱区，位于衬底 内；源极区和漏极区，布置于阱区的相对侧上的衬底内；栅极电极，布置于 衬底内且直接位于源极区与漏极区的之间；沟槽隔离结构，连续地包围源极 区、漏极区以及栅极电极；以及栅极介电结构，布置于栅极电极的外部侧壁 和底部表面上，其中栅极介电结构包括具有第一厚度的中心部分、具有大于 第一厚度的第二厚度的内部拐角部分以及具有大于第二厚度的第三厚度的外 部拐角部分，以及其中第一厚度、第二厚度以及第三厚度是从所述栅极介电 结构的最底部表面沿相同方向来测量。

在一些实施例中，所述内部拐角部分将所述中心部分耦合到所述外部拐 角部分，其中所述外部拐角部分上覆所述沟槽隔离结构，且所述中心部分在 所述沟槽隔离结构的相对侧之间延伸。在一些实施例中，所述栅极介电结构 的所述内部拐角部分上覆且直接接触所述沟槽隔离结构和所述阱区。在一些 实施例中，所述栅极电极包括具有第一宽度的上部部分和具有第二宽度的下 部部分，所述第二宽度小于所述第一宽度，其中所述上部部分的外部侧壁接 触所述栅极介电结构的所述外部拐角部分，以及其中所述下部部分的外部侧 壁接触所述栅极介电结构的所述内部拐角部分。在一些实施例中，所述栅极 介电结构包括三个介电层。在一些实施例中，所述栅极介电结构的所述内部 拐角部分和所述外部拐角部分包括所述三个介电层，以及其中所述栅极介电 结构的所述中心部分包括所述三个介电层中的一个。在一些实施例中，所述 三个介电层中的所述一个是所述栅极介电结构的所述内部拐角部分的最顶部 层。

在又其它实施例中，本公开涉及一种方法，包括：形成沟槽隔离结构以 围绕衬底的阱区；去除衬底的一部分以在衬底中形成凹部，其中凹部的外部 侧壁由沟槽隔离结构限定；在衬底中的凹部的表面上方形成第一栅极介电层； 在第一栅极介电层上方形成第二栅极介电层；执行去除工艺以去除第一栅极 介电层和第二栅极介电层的中心部分，其中在去除工艺之后，部分第一栅极 介电层和部分第二栅极介电层保留在沟槽隔离结构上；在衬底中的凹部的表 面上方和第二栅极介电层上方形成第三栅极介电层；以及在第三栅极介电层 上方形成栅极电极。

在一些实施例中，所述第一栅极介电层、所述第二栅极介电层以及所述 第三栅极介电层包括相同材料。在一些实施例中，在所述去除工艺之后，所 述第一栅极介电层接触所述阱区的一部分。在一些实施例中，所述的方法， 更包括：对所述栅极电极以及对所述第一栅极介电层、所述第二栅极介电层 及/或所述第三栅极介电层执行平坦化工艺，其中在所述平坦化工艺之后，所 述栅极电极、所述第一栅极介电层、所述第二栅极介电层、所述第三栅极介 电层以及所述衬底具有实质上共面的上部表面。在一些实施例中，所述的方 法，更包括：在所述去除工艺之前，在所述第一栅极介电层和所述第二栅极 介电层的外部部分上方形成掩模结构，其中所述掩模结构并不直接上覆所述 第一栅极介电层和所述第二栅极介电层的所述中心部分。

前文概述若干实施例的特征使得本领域的技术人员可更好地理解本公开 的各方面。本领域的技术人员应了解，其可以易于使用本公开作为设计或修 改用于进行本文中引入的实施例的相同目的和/或实现相同优势的其它工艺 和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公 开的精神和范围，且其可在不脱离本公开的精神和范围的情况下在本文中进 行各种改变、替代以及更改。