一种rc振荡电路
阅读说明：本技术 一种rc振荡电路 (RC oscillating circuit ) 是由 任小娇 郭嘉帅 于 2021-11-05 设计创作，主要内容包括：本发明提供了一种RC振荡电路,包括：第一组反相器、第二组反相器、锁存器、延时电路、以及第三组反相器；第一组反相器连接至延时电路,其用于产生两个电位相反的第一信号A和第二信号B；第二组反相器的输入端接使能信号EN,其输出端连接至锁存器；延时电路的输出端与锁存器的连接,用于对第一信号A和第二信号B进行延时；锁存器与第三组反相器连接,其包括第一输出端和第二输出端,其接收第一延时信号DA和第二延时信号DB、并接收自身产生的第一时钟信号FB和第二时钟信号FA；第一时钟信号FB经所述第三组反相器进行驱动后由其输出端输出输出信号CLK。本发明可避免电路进入死态后不可恢复的情形,且电路成本较低。(The invention provides an RC oscillation circuit, comprising: a first set of inverters, a second set of inverters, a latch, a delay circuit, and a third set of inverters; the first group of inverters are connected to the delay circuit and are used for generating a first signal A and a second signal B with opposite potentials; the input end of the second group of inverters is connected with an enable signal EN, and the output end of the second group of inverters is connected to the latch; the output end of the delay circuit is connected with the latch and is used for delaying the first signal A and the second signal B; the latch is connected with the third group of inverters, comprises a first output end and a second output end, receives the first delay signal DA and the second delay signal DB, and receives the first clock signal FB and the second clock signal FA generated by the latch; the first clock signal FB is driven by the third group of inverters and then outputs an output signal CLK by an output end of the first clock signal FB. The invention can avoid the situation that the circuit can not be recovered after entering the dead state, and the circuit cost is lower.)
技术领域
本发明涉及电子技术领域，尤其涉及一种RC振荡电路。
背景技术
目前，RC振荡器的基本原理即周期性的通过电阻，对电容进行充电放电。当电容上电压达到一定电平时，通过反馈控制其充电开关断开，并且打开其放电开关。如果只有一个电容进行充放电，一般通过一个迟滞比较器进行控制。如果有两组电容进行充放电，则采用两个比较器进行反馈控制。但是，基本上需要比较器进行电平的判断和对充放电开关的控制。
并且，这种采用比较器判断电平的方式，一定存在着输出死态问题，比如比较器输出结点因外力来到中间电平，则整个环路可能停振进入稳态，当外力撤销后，电路也无法自行恢复起振。因此还需针对不同电路加入死态恢复电路。增加电路面积和功耗成本，并且增加设计难度。
发明内容
本发明的目的是克服上述至少一个技术问题，提供一种RC振荡电路。
为了实现上述目的，一方面，本发明提供一种RC振荡电路，包括：第一组反相器、第二组反相器、锁存器、延时电路、以及第三组反相器；
所述第一组反相器连接至所述延时电路，其用于产生两个电位相反的第一信号A和第二信号B，并输入至所述延时电路；
所述第二组反相器的输入端接使能信号EN，其输出端连接至所述锁存器，用于产生与所述使能信号EN相反的反相信号ENB并输入至所述锁存器；
所述延时电路的输出端与所述锁存器的连接，用于对所述第一信号A和所述第二信号B进行延时，输出第一延时信号DA和第二延时信号DB至所述锁存器；
所述锁存器与所述第三组反相器连接，其包括第一输出端和第二输出端，其接收所述第一延时信号DA和第二延时信号DB、并接收自身产生的第一时钟信号FB和第二时钟信号FA，第一输出端连接至所述第三组反相器，向所述第三组反相器输入第一时钟信号FB，所述第一输出端还连接所述第一组反相器的输入端，第一时钟信号FB作为所述第一组反相器的输入；
所述第一时钟信号FB经所述第三组反相器进行驱动后由其输出端输出输出信号CLK。
优选的，所述第一组反相器包括两个串联的反相器，分别通过两个所述反相器的输出端输出所述第一信号A和电位相反的第二信号B。
优选的，所述延时电路包括第一延时电路和第二延时电路，所述第一延时电路和第二延时电路分别连接所述两个反相器的输出端。
优选的，所述锁存器包括一个三输入或非门、和一个二输入或非门，所述第一延时电路的输出端连接所述三输入或非门的DA输入端，所述第二组反相器的输出端连接所述三输入或非门的ENB输入端，所述二输入或非门的输出端连接所述三输入或非门的FA输入端；
所述二输入或非门的FB输入端连接所述三输入或非门的输出端，所述二输入或非门的DB输入端连接所述第二延时电路的输出端。
优选的，所述第二组反相器包括单数个反相器。
优选的，所述第三组反相器的反相器数量根据连接的负载确定。
优选的，所述第三组反相器的反相器数量根据输出信号CLK的相位进行确定。
第二方面，本发明还提供一种RC振荡电路，包括：第一组反相器、锁存器、延时电路、以及第三组反相器；
所述第一组反相器连接至所述延时电路，其用于产生两个电位相反的第一信号A和第二信号B，并输入至所述延时电路；
所述延时电路的输出端与所述锁存器的连接，用于对所述第一信号A和所述第二信号B进行延时，输出第一延时信号DA和第二延时信号DB至所述锁存器；
所述锁存器的一个输入端还连接至使能信号EN端口，所述锁存器的输出端与所述第三组反相器连接，其包括第一输出端和第二输出端，其接收所述第一延时信号DA和第二延时信号DB、并接收自身产生的第一时钟信号FB和第二时钟信号FA，第一输出端连接至所述第三组反相器，向所述第三组反相器输入第一时钟信号FB，所述第一输出端还连接所述第一组反相器的输入端，第一时钟信号FB作为所述第一组反相器的输入；
所述第一时钟信号FB经所述第三组反相器进行驱动后由其输出端输出输出信号CLK。
优选的，所述第一组反相器包括两个串联的反相器，分别通过两个所述反相器的输出端输出所述第一信号A和电位相反的第二信号B，所述延时电路包括第一延时电路和第二延时电路，所述第一延时电路和第二延时电路分别连接所述两个反相器的输出端。
优选的，所述锁存器包括一个三输入或非门、和一个二输入或非门，所述第一延时电路的输出端连接所述三输入或非门的DA输入端，所述第二组反相器的输出端连接所述三输入或非门的EN输入端，所述二输入或非门的输出端连接所述三输入或非门的FA输入端；
所述二输入或非门的FB输入端连接所述三输入或非门的输出端，所述二输入或非门的DB输入端连接所述第二延时电路的输出端。
与相关技术相比，本发明实施例中，RC振荡器中任意结点被非正常外力拉至非正常电平，比如强制为高电平，或者强制为低电平，当此外力消失后，所述RC振荡电路可自行恢复振荡，不需要额外添加任何死态恢复电路。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本发明实施例RC振荡电路的原理图；
图2为本发明实施例RC振荡电路的时序原理图；
图3为本发明另一实施例RC振荡电路的原理图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
请参阅图1所示，本发明实施例提供一种RC振荡电路，包括：第一组反相器10、第二组反相器20、锁存器40、延时电路30、以及第三组反相器50。
其中，所述第一组反相器10连接至所述延时电路30，其用于产生两个电位相反的第一信号A和第二信号B，并输入至所述延时电路30；所述第二组反相器20的输入端接使能信号EN，其输出端连接至所述锁存器40，用于产生与所述使能信号EN相反的反相信号ENB并输入至所述锁存器40，控制电路使能，此使能为高电平有效；所述延时电路30的输出端与所述锁存器40连接，用于对所述第一信号A和所述第二信号B进行延时，输出第一延时信号DA和第二延时信号DB至所述锁存器40；所述锁存器40与所述第三组反相器50连接，其包括第一输出端和第二输出端，其接收所述第一延时信号DA和第二延时信号DB、并接收自身产生的第一时钟信号FB和第二时钟信号FA，第一输出端连接至所述第三组反相器50，向所述第三组反相器50输入第一时钟信号FB，所述第一输出端还连接所述第一组反相器的输入端10，第一时钟信号FB作为所述第一组反相器10的输入，即作为RC振荡电路的反馈输入；所述第一时钟信号FB经所述第三组反相器50进行驱动后由其输出端输出输出信号CLK。
在本实施例中，所述第一组反相器10包括两个串联的反相器，分别通过两个所述反相器的输出端输出所述第一信号A和电位相反的第二信号B。
在本实施例中，所述延时电路30的延时长短可以根据输出时钟所需占空比自由调节，所述延时电路30包括第一延时电路31和第二延时电路32，所述第一延时电路31和第二延时电路32分别连接所述两个反相器的输出端，接收输入的第一信号A和第二信号B，分别对第一信号A和第二信号B进行延时处理，第一延时电路31对第一信号A进行延时处理后输出第一延时信号DA，第二延时电路32对第二信号B进行延时处理后输出第二延时信号DB。
在本实施例中，所述锁存器40包括一个三输入或非门、和一个二输入或非门，所述第一延时电路31的输出端连接所述三输入或非门的DA输入端，用以输入第一延时信号DA，所述第二组反相器20的输出端连接所述三输入或非门的ENB输入端，用以输入反相信号ENB，所述二输入或非门的输出端连接所述三输入或非门的FA输入端，而输入或非门输出的第二时钟信号FA作为三输入或非门的FA输入端的输入。
所述二输入或非门的FB输入端连接所述三输入或非门的输出端，用以接收三输入或非门输出的第一时钟信号FB，所述二输入或非门的DB输入端连接所述第二延时电路32的输出端，用以接收第二延时电路32输出的第二延时信号。
锁存器40根据DA输入端、DB输入端的高电平进行输出第一时钟信号FB的切换，并在下一次高电平到来前，将第一时钟信号FB锁存保持，其使能信号ENB低电平有效。
如图2所示，所述第一时钟信号FB产生下降沿由所述第一延时信号DA的上升沿控制产生；所述第一时钟信号FB的上升沿是当所述第二时钟信号FA和所述第一延时信号DA后产生的下降沿触发，所述第二时钟信号FA下降沿和第一延时信号DA的下降沿先后顺序由所述延时电路延时时间tdA和tdB的大小决定；所述第二时钟信号FA产生下降沿由所述第二延时信号DB的上升沿控制产生；所述第二时钟信号FA的上升沿是当所述第一时钟信号FB和所述第二延时信号DB后产生的下降沿触发，所述第一时钟信号FB下降沿和第二延时信号DB的下降沿先后顺序由所述延时电路延时时间tdA和tdB的大小决定；
本实施例中，所述输出信号CLK的占空比即为所述第一延时电路的延时时间tdA，所述输出信号CLK的周期为所述第一延时电路和第二延时电路的延时时间之和，即tdA+tdB。
在本实施例中，所述第二组反相器20包括单数个反相器，具体的，包含一个反相器，用以产生与使能信号EN相反的反相信号ENB。
在一种可实施方式中，所述第三组反相器50的反相器数量可根据连接的负载确定。
在另一种可实施方式中，所述第三组反相器的反相器数量可根据输出信号CLK的相位进行确定。
所述RC振荡器中任意结点EN，ENB，A，B，DA，DB，FA，FB被非正常外力拉至非正常电平，比如强制为高电平，或者强制为低电平，当此外力消失后，所述RC振荡电路可自行恢复振荡，不需要额外添加任何死态恢复电路。举例说明，假设所述第一时钟信号FB为低电平，此时所述第二信号B电平为高电平，第一信号A为低电平，两信号经过延时后应该使第一时钟信号FB翻转为高电平。此时通过强源将第一信号A拉至高电平，经过延时电路后第一延时信号DA被拉至高电平，第一时钟信号FB保持为低电平不变，电路停振。当外部强源消失后，由于第一时钟信号FB为低电平，第一信号A会被重新拉至低电平，电路恢复正常工作状态，重新起振。其他结点也可通过同样方法分析。
实施例二
如图3所示为本实施例提供的一种RC振荡电路，与实施例一不同的是，本实施例中，使能信号EN为低电平有效，此时，使能信号直接接锁存器的ENB端口即可，不需要再设置第二组反相器。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
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