阅读说明：本技术 一种支持网络接入唤醒的电路和方法 (Circuit and method for supporting network access awakening ) 是由 颜曦 张荣波 陆欢佳 童成涛 王李华 于 2021-09-01 设计创作，主要内容包括：本发明涉及一种支持网络接入唤醒的电路和方法,属于电学领域,所述的电路包括比较器和小规模的FPGA芯片,FPGA芯片包括振荡器和计数器；比较器的输入端连通主系统RJ45网络接口,能够接收来自外部传入的快速连接脉冲；比较器的输出端连接到计数器的第一输入端作为计数器的时钟输入,振荡器作为计数窗口,振荡器的输出端连接计数器的第二输入端作为计数器的复位输入,计数器的输出端与主系统相连,计数器的溢出输出与主系统的供电使能相连,同时溢出信号也作为振荡器的关断使能；所述的主系统为待唤醒设备。本发明电路可实现超低的休眠功耗,整体功耗不超过1mW,且抗干扰性强,通过调整计数器阈值,可以有效的避免误唤醒。(The invention relates to a circuit and a method for supporting network access awakening, belonging to the field of electricity, wherein the circuit comprises a comparator and a small-scale FPGA chip, and the FPGA chip comprises an oscillator and a counter; the input end of the comparator is communicated with a main system RJ45 network interface and can receive a quick connection pulse transmitted from the outside; the output end of the comparator is connected to the first input end of the counter to serve as the clock input of the counter, the oscillator serves as a counting window, the output end of the oscillator is connected to the second input end of the counter to serve as the reset input of the counter, the output end of the counter is connected with the main system, the overflow output of the counter is connected with the power supply enabling of the main system, and meanwhile, the overflow signal also serves as the turn-off enabling of the oscillator; the main system is a device to be awakened. The circuit can realize ultralow dormancy power consumption, the whole power consumption is not more than 1mW, the anti-interference performance is strong, and the false awakening can be effectively avoided by adjusting the threshold value of the counter.)

一种支持网络接入唤醒的电路和方法

技术领域

本发明属于电学领域，具体地涉及一种支持网络接入唤醒的电路和方法。

背景技术

在海洋领域应用中，水下设备存在与水面进行高速通信的需求，目前可供选择的方案主要是以太网和光纤。以太网通信是目前普遍使用、技术上最为成熟的一种通信方式，特别是在相同的带宽需求下，以太网与光纤相比具备可靠性高、成本低、集成简单等诸多优势。而水下设备进行以太网通讯的同时，通常都要求设备具备低功耗休眠的特性。针对水下设备的休眠唤醒操作，如果通过额外的唤醒信号线控制，唤醒操作自然非常简单；但是在连线资源有限的情况下，往往需要通过现有的网络连接对水下设备实现休眠唤醒的操作。

网络接入唤醒功能在个人计算机以及服务器等设备上比较常见，一般可通过BIOS配置开始该项功能，其实现原理主要是依靠网卡的物理层芯片集成的网络连接检测的功能，这就要求物理层芯片在休眠时一直要处于带电的状态。而网络物理层芯片的功耗通常并不低，即使在低功耗模式下，也会要几十mW以上的功耗，这样的功耗显然无法满足水下设备的休眠要求。

因此要实现比较彻底的低功耗休眠，需要将网络物理层芯片也一起断电；而目前还尚无在整体系统休眠功耗在uW级的情况下，实现网络接入系统自动唤醒的解决方案。

发明内容

本发明要解决的技术问题为提供一种支持网络接入唤醒的电路和方法，所述电路为利用超低功耗的比较器和小规模FPGA(现场可编程逻辑门阵列)芯片搭建脉冲检测电路，检测对端网络设备发出的快速连接脉冲(FLP)，当满足一定条件后启动整体电路系统，从而将设备在uW级休眠状态下唤醒。

本发明是通过如下技术方案来实现的：

一种支持网络接入唤醒的电路，所述的电路包括比较器和小规模的FPGA芯片，FPGA芯片包括振荡器(OSC)和计数器；

比较器的输入端连通主系统RJ45网络接口，能够接收来自外部传入的快速连接脉冲(FLP)；比较器的输出端连接到计数器的第一输入端，振荡器作为计数窗口，振荡器的输出端连接计数器的第二输入端，计数器的输出端与主系统相连，所述的主系统为待唤醒设备。

本发明还提供所述电路对设备的唤醒方法，当将网线一端插入正常工作的网口，另外一端插入休眠待唤醒的设备时，网口在未建立连接的情况下，会持续发送快速连接脉冲(FLP)；一个FLP突发包包含33个脉冲序列，这一脉冲序列通过差分网线会耦合到比较器输入端，引起比较器输出的跳变，从而产生一系列的脉冲输入给FPGA；FPGA将输入脉冲作为计数器的时钟信号，同时借助内部的低速振荡器作为计数窗口，如果在一个计数窗口内计数器的计数值达到预设的门限，FPGA就认为检测到一个有效的FLP脉冲序列，从而认为设备已通过网线与对端网口连接，此时输出有效使能信号，开启设备供电，从而将设备唤醒。

进一步，所述的计数窗口为所述的计数窗口为借助振荡器产生周期性的脉冲信号，该周期性的脉冲信号作为计数器的复位信号将计数器的计数值清零，这样在一个给定的时间内计数器未到达预设的门限时，计数值会被自动清零，这样能够有效的提高唤醒逻辑的抗干扰性，防止误唤醒；而当检测到有效的FLP，计数器溢出信号置高将主系统唤醒，振荡器的关闭使能也同时生效，对计数器的清零信号不再输出，从而确保计数器始终处于溢出状态，直到该状态被主系统清除，以进入下一次休眠。

本发明与现有计数相比的有益效果：

1.实现简单，只需要一个比较器和极小规模的逻辑电路即可；

2.兼容性强，不影响原有电路设计；

3.可实现超低的休眠功耗，整体功耗不超过1mW；

4.抗干扰性强，通过调整计数器阈值，可以有效的避免误唤醒。

附图说明

图1电路结构示意图。

具体实施方式

本发明的具体实施过程如下：

如图1所示，原有主系统包含RJ45网路接口，支持网络接入唤醒的电路在原有主系统的基础上增加了比较器和小规模FPGA芯片，FPGA芯片包含振荡器(OSC)和计数器。

比较器的D+和D-输入端连接到主系统RJ45网络接口中的TXD差分线，比较器能够接收来自外部传入的快速连接脉冲(FLP)；比较器的输出端连接到计数器的第一输入端作为计数器的时钟输入(clk)，振荡器作为计数窗口，振荡器的输出端连接计数器的第二输入端作为计数器的复位输入(clr)，计数器的溢出输出(ov)与主系统的供电使能(pwr_en)相连，同时溢出信号(ov)也作为振荡器的关断使能(disable)

主系统通过RJ45接口与外部有线网络连接，进入休眠状态后主系统完全断电，处于零功耗状态。而带电处于监控状态的器件是比较器和FPGA，比较器负责监控网络发送差分数据线TXD上的信号跳变。当RJ45口通过网线和对端网络设备连接时，对端网络设备会通过TXD周期性的发出快速连接脉冲(FLP)，该差分信号作用到比较器的D+和D-输入端，使得比较器的输出持续翻转。

后级计数器将比较器的输出脉冲作为计数的时钟信号(clk)，每一个上升沿计数值自动加1，当计数值达到预设的门限时，计数器计数溢出信号(ov)被置高，从而将主系统的供电使能(pwr_en)置高，使能主系统供电，继而将主系统唤醒。

为了避免误触发唤醒，需要给计数器加一个时间窗口，也就是说在一个给定的时间内计数值达到预设的门限，才被认为是检测到一个有效的FLP，从而将主系统唤醒。为此，需要借助振荡器产生周期性的脉冲信号(比如秒脉冲)，该信号作为计数器的复位信号(clk)将计数器的计数值清零，这样在一个给定的时间内计数器未到达预设的门限时，计数值会被自动清零，这样可以有效的提高唤醒逻辑的抗干扰性，防止误唤醒。而当检测到有效的FLP，计数器溢出信号(ov)置高将主系统唤醒，振荡器的关闭使能disable)也同时生效，对计数器的清零信号不再输出，从而确保计数器始终处于溢出状态，直到该状态被主系统清除，以进入下一次休眠。

上述电路实现简单，完全不影响原有主系统的工作状态。而由比较器和FPGA芯片组成的唤醒电路功耗非常低，可以实现1mW以下的待机功耗。另外，通过对计数器清零窗口和溢出门限调整，可以实现极强的抗干扰性，以适应不同的工作环境。