片上系统装置、扩频时钟生成器及其方法

文档序号:195332 发布日期:2021-11-02 浏览:42次 >En<

阅读说明:本技术 片上系统装置、扩频时钟生成器及其方法 (System-on-chip apparatus, spread spectrum clock generator and method thereof ) 是由 大卫·史塔薛尔斯基 于 2021-08-09 设计创作,主要内容包括:本申请提供了一种片上系统装置、扩频时钟生成器及其方法。在一个实施例中,一种扩频时钟生成器包括耦接到N分频锁相环(PLL)的数字deltasigma调制器,其中,所述PLL包括离散时间电容倍增器环路滤波器。(A system-on-chip apparatus, a spread spectrum clock generator and a method thereof are provided. In one embodiment, a spread spectrum clock generator includes a digital deltasigma modulator coupled to a frequency-division-N phase-locked loop (PLL), wherein the PLL includes a discrete-time capacitance multiplier loop filter.)

片上系统装置、扩频时钟生成器及其方法

技术领域

本发明大体上涉及扩频时钟生成器,并且具体地涉及在片上系统(SoC)中使用的扩频时钟生成器。

背景技术

扩频时钟生成器(SSCG)普遍存在于现代片上系统(SoC)装置和微处理器中。需要SSCG来减少电磁干扰(EMI),电磁干扰可能导致系统彼此干扰。通常使用数字delta sigma(三角积分)调制器(DDSM)将SSCG实现为N分频锁相环(PLL),其需要低PLL带宽来滤波量化噪声。低环路带宽需要大体积片上电容器,这可能导致过高的面积消耗。除了电容器之外,环路滤波器通常采用电阻器来实现。电阻器和电容器一起形成稳定PLL的控制环路所必需的极点和零点。由于压模电阻器和电容器不能在制程上配合,因此PLL的控制环路可能降级,从而导致EMI抑制减小和抖动增加。

发明内容

在一个实施例中,一种扩频时钟生成器包括耦接至N分频锁相环(PLL)的数字delta sigma调制器,该PLL包括离散时间电容倍增器环路滤波器。

通过检查以下附图和详细描述,本发明的其它系统、方法、特征和优点对于本领域技术人员将是或变得显而易见。旨在将所有这样的附加系统、方法、特征和优点包括在本说明书内、在本发明的范围内,并由所附权利要求书保护。

附图说明

参考以下附图可以更好地理解本发明的各个方面。附图中的组件不一定按比例绘制,而是着重于清楚地示出本发明的原理。此外,在附图中,在所有的各图中相同的附图标记指代对应的部分。

图1A是示出可以使用不依赖于制程的扩频时钟生成器(SSCG)的实施例的示例环境的框图。

图1B是示出示例性的不依赖于制程的SSCG的实施例的示意图。

图2A-2C是示出不依赖于制程的SSCG的电容倍增器环路滤波器的连续时间到离散时间转换的示意图。

图2D是示出在不依赖于制程的SSCG的实施例的离散时间电容倍增器环路滤波器的开关式电容电阻器中使用的示例非重叠时钟的示意图。

图3是示出锁相环的小信号相位域模型的示意图,从其中导出不依赖于制程的SSCG的实施例的开环传递函数。

图4是示出示例离散时间环路滤波方法的实施例的流程图。

具体实施方式

公开了一种具有离散时间电容倍增器环路滤波器的不依赖于制程的扩频时钟生成器(SSCG)以及相关联方法的某些实施例,该SSCG将开关式电容电阻器的组合用于电容倍增器环路滤波器并且使用与经缩放的电流基准组合的经校准的压控振荡器(VCO)来提供不依赖于制程的SSCG。

另外,通常使用数字delta sigma调制器将SSCG实现为N分频锁相环(PLL)。SSCG的制造涉及针对电阻器和电容器的不同制程,并且因此一个制程不能很好地配合另一个制程,这可能导致PLL的性能降低。相反,不依赖于制程的SSCG的某些实施例使用离散时间电容倍增器滤波器,其与基于VCO增益动态选择(即动态调整)的开关电容器(可编程)电荷泵电流基准相结合,这保持PLL控制环路增益恒定,实现了改进PLL的性能并且因此改进SSCG性能(例如,更小的面积消耗、改进的EMI抑制和/或减少的抖动)的不依赖于制程的操作。

已经总结了本发明的不依赖于制程的SSCG的某些特征,现在将详细参考如附图中所示的不依赖于制程的SSCG的描述。虽然将结合这些附图描述不依赖于制程的SSCG,但是不旨在将其限制为本文所公开的一个或多个实施例。即,虽然本发明容许修改和替代形式,但是其具体实施例在附图中以示例的方式示出并且本文将详细描述为足以使本领域技术人员理解。然而,应当理解,附图及其详细描述不旨在将本发明限制为所公开的特定形式。相反,本发明将覆盖落在由所附权利要求限定的本发明的精神和范围内的所有修改、等同物和替代物。如贯穿本申请所使用的,词语“可以”是以许可的意义(即,意味着具有潜在性)而不是强制的意义(即,意味着必须)来使用的。类似地,词语“包括”意味着包括但不限于。

现在参考图1A,示出了示例环境10,在该示例环境10中,可以使用不依赖于制程的扩频时钟生成器(SSCG)的实施例。该环境包括向片上系统(SoC)14提供基准时钟的晶体振荡器12。SoC 14包括不依赖于制程的SSCG 16,其被配置为控制多个锁相环(PLL)18。PLL 18中的各个PLL被配置为向SoC 14上的不同功能区域或逻辑(在图1A中被描绘为SoC F(x),其中,x等于1、2、...N)提供输出。例如,PLL0 18可以被配置为基于SSCG 16的输出来驱动SoC14上的多核处理器的多个处理器核(例如,对核提供时钟)。作为另一示例,PLL118可以被配置为基于SSCG的输出生成双倍数据速率(DDR)基准时钟。如本领域普通技术人员将认识到的,可以存在作为PLL 18的输出的接收者的附加和/或其它逻辑,并且因此为了简洁起见而在这里省略了对其的进一步讨论,因为这与本发明没有密切关系。

图1B是示出示例性的不依赖于制程的SSCG的实施例的示意图。具体地,图1B更详细地示出图1A的SSCG 16。众所周知,频率基准(诸如晶体振荡器12)可能是SoC上的电磁干扰(EMI)的主要来源(除了EMI的其它来源之外)。扩频时钟生成器实现一种技术,其中时钟频率被稍微调制以降低由时钟生成的峰值能量。扩频时钟降低来自基频和后续谐波这两者的时钟生成的EMI,由此降低总的系统EMI。换言之,扩频时钟生成器被配置为将能量在给定频谱的更大部分上展开。如上所述,SSCG 16包括N分频PLL,其除了本文所提到的创新之外,还使用作为工业中通常使用的配置的数字delta sigma调制器(DDSM)。晶体振荡器12向SSCG 16的PLL提供基准频率,PLL进而实现向多个PLL 18提供扩频时钟的频率合成器的功能。SSCG 16包括相位频率检测器(PFD)20、电荷泵电流基准生成器22、电荷泵(CP)24、离散时间电容环路滤波器26、压控振荡器(VCO)28、1/M频分30、多模分频器(N/N+P)32、DDSM34和斜坡生成器36。组件20、22、24、28、30、32、34和36的功能在工业中是众所周知的,并且因此为了简洁在这里省略了对其的讨论。关于SSCG的附加信息可以在出版文献(诸如德州仪器公司(Texas InstrumentsTM)技术简介SWRA029,“分数/积分-N PLL基础(Fractional/Integer-N PLL Basics)”)中找到。相反,为了本发明的目的,将重点放在环路滤波器26(下面结合图2A-2D进一步描述)和电荷泵电流基准生成器22与VCO 28之间的可配置操作及其对用以确保不依赖于制程的相应增益系数的影响上(下面结合图3进一步描述)。

首先关注图2A-2C,示出了图示电容倍增器环路滤波器的连续时间到离散时间转换的示意图。图2A具体示出从电荷泵24接收电流Ip(例如,如由电荷泵电流基准生成器22生成)的连续时间电容倍增器环路滤波器38。连续时间电容倍增器环路滤波器38包括连续时间电容倍增器40、电路中除了电容倍增器40之外的电容器C2 42、电阻器R3 44和另一电容器C3 46。连续时间电容倍增器40包括放大器48,该放大器48具有连接到反相输入(-)的输出;在非反相输入(+)处的串联布置的电阻器Rx 50和电容器C1 52;以及在放大器48的输出处的另一电阻器Ry 54。不依赖于制程的SCCG的某些实施例使用等效的开关电容器环路滤波器来有效地实现连续时间电容倍增器环路滤波器38的功能,除了其它益处之外,这降低了芯片面积。为示出该实现,下文提供从连续时间到离散时间的转换的说明。

图2B示出了连续时间电容倍增器环路滤波器38的版本38A,其中,电容倍增器40被示出为由电容倍增器40A替代,该电容倍增器40A具有有效阻抗,即与C1eff串联布置的R1eff。以下等式1-5可以从对图2A-2B的检验而导出如下:

C1eff=C1(1+nr) (等式2)

nr=Rx/Ry (等式3)

ix=Ip/(1+nr) (等式4)

Ry=Rx/nr (等式5)

图2C示出由上述转换得到的离散时间电容倍增器滤波器26。具体地,图2A的电阻器Rx 50、Ry 54和R3 44已由开关式电容电阻器56、58和60代替,而放大器48以及电容器C152、C2 42和C3 46保留。因此,离散时间电容倍增器滤波器26包括在放大器48的非反相输入处的开关式电容电阻器Rx 56和电容器C1 52的并联布置,并且在放大器48的输出处在环路内的是开关式电容电阻器Ry 58,其输出反馈到开关式电容电阻器Rx 56的输入的输出,开关式电容电阻器Rx 56也接收电荷泵电流Ip。在环路之外,在环路滤波器26的输出(Vc)处存在电容器C2 42、开关式电容电阻器R3 60和电容器C3 46的并联布置。

具体参考开关式电容电阻器56、58和60,开关式电容电阻器Rx 56和R360被类似地配置,而开关式电容电阻器Ry 58包括双线性开关式电容电阻器。参考开关式电容电阻器Rx56,开关式电容电阻器Rx 56在Cx分支节点(包括(在该分支中的)电容器Cx)的各侧包括由第一时钟Φ1驱动的第一开关和由第二时钟Φ2驱动的第二开关。第一时钟Φ1和第二时钟Φ2包括非重叠时钟62和64,如图2D所示,其是针对开关电容器电路使用已知时钟生成技术而生成的,因此,为了简洁起见,这里省略了对其的讨论。注意,可以根据与用于SSCG 16的制造方法一致的任何已知晶体管和/或开关逻辑来实现这些开关。类似地,开关式电容电阻器R3 60在CR3分支节点(包括(在该分支中的)电容器CR3)的各侧包括由第一时钟Φ1驱动的第一开关以及由第二时钟Φ2驱动的第二开关。

如以上所指示的,开关式电容电阻器Ry 58包括双线性开关式电容电阻器。开关式电容电阻器Ry 58在分支(包括电容器Cy)的相对侧节点的各侧上包括一组开关。例如,在图2C中所描绘的顶部节点处,在该节点的各侧是由第一时钟Φ1驱动的第一开关以及由第二时钟Φ2驱动的第二开关。在图2C中所描绘的底部节点上,在该节点的各侧是由第二时钟Φ2驱动的第三开关以及由第一时钟Φ1驱动的第四开关。进一步解释,由于放大器48用于以单组开关驱动负载Cy,因此针对时钟状态之一(例如,Φ2),放大器48变为无负载的,这可能导致放大器48(例如,缓冲器)变得不稳定。通过使用双线性开关式电容器配置,避免了无负载,这是因为放大器48总是暴露于相同的负载。

如图2A-2C中所示,连续时间电容倍增器滤波器38使用实际的电阻器Rx50、Ry 54和R3 44,如图2C中所示,实际的电阻器Rx 50、Ry 54和R3 44分别通过实现为开关式电容电阻器Rx 56、Ry 58和R3 60而被转换成离散时间。因此,可以描述以下等式6-8:

Rx=T/Cx=1/fCx (等式6)

Ry=T/4Cy=1/4Cy (等式7)

R3=T/CR3=1/fCR3 (等式8)

在等式6-8中,T=时钟Φ1、Φ2的周期,并且f=时钟Φ1、Φ2的频率。注意的是,在进行电容倍增的连续时间电容倍增器环路滤波器38的部分(例如,连续时间电容倍增器)中,有效电容C1eff由等式2给出,而Ry由等式5给出。检验等式2和5,当增大nr以增大有效电容时,Ry减小。因此,nr的加倍使Ry以2为因子减少。由于对于标准开关式电容电阻器Cy=T/Ry,使Ry以2为因子减少将使Cy加倍。如上述等式7所示,使用双线性开关式电容电阻器Ry58使增加nr的面积损失以4为因子减少。此外,由于图2C中PLL控制环路的极点和零点是电容器(由电容器替代的电阻器)的比率的函数,并且进一步由于开关式电容电阻器根据的是电流基准的基准频率(其取决于片外晶体振荡器12),因此实现了离散时间倍增器环路滤波器26相对于制程的独立性。

下面讨论SSCG传递函数的分析,特别是相对于制程的独立性,其可以通过查看开环传递函数(类似地,在相同参数的情况下的闭环的传递函数)的增益系数来评估。图3是示出锁相环的小信号相位域模型66的示意图,从其中导出不依赖于制程的SSCG的实施例的开环传递函数。对小信号相位域模型66的检验揭示了以下等式9-15(其中a=1,以及R1e=R1eff并且C1e=C1eff):

通过以下等式16-17给出开环增益(或环路增益)LG(s):

替代z(s)得到以下等式18:

可以实现将等式18的第一被除数和除数分组为一个项,记为以下等式19:

具体而言,LG(s)可以重写如下:

针对ωp1、ωp2以及b和c的等式如等式12-15所示(a仍等于1)。对LG(s)的检验表明,在常规系统中,K、ωz、ωp1、ωp2是电阻器、电容器、Ip和KVCO的绝对值的函数。因此,LG(s)相对于制程不是独立的。然而,如图2C所示,可以通过将(图2A的)电容倍增器滤波器38中的电阻器实现为开关式电容电阻器来实现相对于制程的独立性。在将滤波器从连续时间版本转换为离散时间版本时,注意如上所述,对于Rx和R3,R=T/C,并且对于Ry,R=T/4C。只要SSCG 16的PLL的带宽远小于基准时钟频率(例如,BW<<Fref),这些近似就是有效的。回顾LG(s),参考等式20,并且注意,如果K、ωz、ωp1、ωp2是不依赖于制程的,则LG(s)是不依赖于制程的。通过对上述等式的简单代数运算,可以示出以下等式23:

换言之,ωz是稳定的频率f和电容器的比率(并且由于由相同制程制造,在电容的增加或减少之间具有类似的效应,因此是不依赖于制程的)的函数。对于ωp1、ωp2,从等式12和13注意到,如果b和c是不依赖于制程的(并且参考a=1),则ωp1和ωp2是不依赖于制程的。通过对这里描述的等式的简单代数运算,可以示出以下等式24和25:

即,b是稳定的基准时钟频率f和电容器的比率之和的函数。Nr等于4Cy/Cx,并且因此是电容器的比率。c也是稳定的基准频率f和电容器的比率的函数。由于a、b和c是不依赖于制程的,因此ωp1和ωp2是不依赖于制程的。

现在注意增益系数K,并且记住等式21,Ip是由开关式电容器电流基准生成器22(图1B)生成的。针对Ip的等式如下所示(等式26):

其中T1=2Tref,其中Tref是基准时钟周期,并且f1=fref/2,其中fref是如上所述的基准时钟频率。注意,CI与用于生成电荷泵电流基准的主电容器相对应。即,电荷泵电流基准包括生成Ip的开关式电容器电路,并且该块内的电容器用于生成上述等式26。使用对上述等式的代数运算,可以示出等式27:

换言之,通过校准使Ip和KVCO的乘积保持恒定。另外,VCO提供控制电压,根据该控制电压生成时钟。当控制电压变化时,频率变化。VCO由将电压转换为电流的可编程开关电路或器件(例如,可编程晶体管)组成,其中电流驱动电流控制振荡器。在校准处理中,控制电压保持恒定,并且晶体管被切换成用于控制电流控制振荡器的电流的倍数。通过保持控制电压恒定,可以将频率微调到期望的值。此外,可以测量增益,其中调整控制电压导致通过由控制电压的改变引起的频率改变而确定的增益。一旦确定了KVCO,则确定电荷泵电流值。通常,校准的目标是确定VCO的增益(KVCO),使得一旦被确定,就可以改变电荷泵电流以保持K(例如,开环传递函数K)恒定,并因此获得相对于制程的独立性。因此,测量增益KVCO,然后对Ip进行缩放(注意等式18中KVCO和Ip之间的逆关系,因此可以保持恒定)。Ip通过C1的制程可能会发生偏移。然而,对于K,在Vref不依赖于制程的情况下,等式27中的第二被除数和除数将使得变化消失,从而使得K是不依赖于制程的。Vref是从带隙电压(其是不依赖于制程的)导出的。实际上,实现基于VCO增益动态选择(即动态调整)的开关式电容器可编程电荷泵电流基准生成器使PLL控制环路增益保持恒定。

虽然上面的描述针对开环路径传递函数,但是由于闭环函数使用相同的参数,因此可以示出对相对于制程的独立性的类似推导,但是为了简洁和清楚,在这里省略。

在描述了不依赖于制程的SSCG的某些实施例之后,应当理解,在SSCG中实现的示例离散时间环路滤波方法的一个实施例(在图4中表示为方法68),该方法包括从电荷泵接收信号(70);以及使用离散时间电容倍增器环路滤波器对信号进行滤波(72)。

流程图中的任何处理描述或框应被理解为表示代码的模块、段、逻辑或部分(其包括用于在过程中实现特定逻辑功能或步骤的一个或多个可执行指令),并且替代实现包括在实施例的范围内,其中如本发明领域技术人员将理解的,功能可以不按所示或讨论的顺序地执行(包括基本上并发执行或以不同顺序执行),这取决于所涉及的功能。

虽然已经在附图和前面的描述中详细示出和描述了本发明,但是这样的示出和描述应被认为是说明性的或示例性的而不是限制性的;本发明不限于所公开的实施例。本领域技术人员通过研究附图、公开内容和所附权利要求书,在实践要求保护的发明时可以理解并实现所公开的实施例的其它变化。

注意,可以使用所公开的实施例的不同组合,因此参考实施例或一个实施例并不意味着排除来自该实施例的特征与来自其它实施例的特征一起使用。在权利要求书中,词语“包括”不排除其它要素或步骤。

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