具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

在附图中示出本发明实施例的各种示意图，这些图并非按比例绘制。其中，为了清楚明白的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

此外，本发明中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义，应当能理解到，这些方向性术语是相对概念，它们用于相对的描述和澄清，其可以根据附图中部件所放置的方位变化而相应地发生变化。

在本发明中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以是通过中间媒介间接相连。

图1示出的是现有技术中半导体器件的结构示意图。如图1所示，该半导体器件为埋沟式半导体器件，包括衬底10，自衬底10的表面向下形成沟槽11，沟槽11内形成栅堆叠12。应理解，此处的栅堆叠12实际为埋沟式半导体器件中的字线，沟槽11一侧的衬底中形成接触节点13，该接触节点13可以是存储接触节点或位线接触节点。

上述栅堆叠12包括绝缘层120和栅电极，上述栅电极可以包括外围栅极121和金属栅极122。其中，绝缘层120形成在沟槽11的内侧壁和底壁。外围栅极121形成在绝缘层120的内侧壁和底壁。金属栅极122形成在由外围栅极121的内侧壁和内底壁围合而成的空间内。应理解，上述栅堆叠12一般形成在沟槽11的下部，栅堆叠12形成之后，在栅堆叠12上面的沟槽11内填充例如二氧化硅等绝缘材料，以形成盖图案14。

对上述半导体器件的结构进行分析发现，随着在衬底10上集成的晶体管的数量越来越多，接触节点13和栅电极之间的距离越来越短，即使栅电极的外侧壁设置有绝缘的绝缘层120，但是，随着集成度越来越高，绝缘层120越来越薄。换句话说，该半导体器件中的接触节点13和栅电极之间的距离变短，而且隔离接触节点13和栅电极的绝缘层120变薄，因此，会造成漏电流的问题。

针对上述技术问题，现有技术提出另一种半导体器件。图2示出的是现有技术中另一种半导体器件的结构示意图。如图2所示，与图1所述半导体器件的结构相比，在盖图案14和栅堆叠12之间增加一字形结构的掺杂多晶硅15。此时，可以利用一字结构的掺杂多晶硅15将栅电极与接触节点13隔开，一定程度上可以抑制漏电流的产生。但是，在实际应用中发现，当栅电极导通时，一字形结构的掺杂多晶硅15载流子相对于外围栅极121和金属栅极122更容易扩散至有源区，这种现象会引起导体之间的短路。

针对上述技术问题，本发明实施例提供一种半导体器件。图3示出的是本发明实施例提供的一种半导体器件的结构示意图。如图3所示，该半导体器件包括衬底20以及嵌入在衬底20中的栅堆叠21，栅堆叠21的栅电极210包括下栅极2100、上栅极2101和外围栅极2102，上栅极2101为∩形结构，外围栅极2102为U形结构，上栅极2101覆盖下栅极2100的顶面和侧面的上部，外围栅极2102覆盖下栅极2100的底面和侧面的下部。上栅极2101的底面与外围栅极2102的顶面相接。

上述衬底20可以是体硅衬底，绝缘体上硅(Silicon-On-Insulator，缩写为SOI)衬底，锗衬底，绝缘体上锗(Germanium-on-Insulator，缩写为GOI)衬底，硅锗衬底，III-V族化合物半导体衬底或通过执行选择性外延生长(Selective epitaxial growth，缩写为SEG)获得的外延薄膜衬底。

在实际应用中，可以自衬底20的表面向下形成沟槽23，上述栅堆叠21形成在沟槽23内，具体可以形成在沟槽23的下部。

上述栅堆叠21可以包括绝缘层211，绝缘层211形成在沟槽23的侧壁和底壁，形成在沟槽23的侧壁的绝缘层211高度可以与栅电极210的高度一致或比栅电极210的高度略高。上述绝缘层211可以是氧化硅层、热氧化物层或高k介电层等绝缘层。绝缘层211可以将栅电极210与衬底20隔开，以阻止栅电极210的载流子扩散至衬底20中。

绝缘层211形成之后，在绝缘层211的侧壁和底壁形成外围栅极2102，形成在绝缘层211侧壁的外围栅极2102的顶面可以与绝缘层211的顶面齐平、略高或略低。上述外围栅电极2102是电极210的离子扩散阻挡层。上述外围栅极2102可以是氮化钛或氮化钨，当然也不仅限于此。

外围栅极2102形成之后，在外围栅极2102构成的空间内形成下栅极2100，下栅极2100将外围栅极2101构成的空间填满。形成的下栅极2100的顶面可以与外围栅极2102的顶面齐平或略高。上述下栅极2100可以是钨，当然也不仅限于此。

下栅极2100形成之后，回刻外围栅极2102，以使外围栅极2102的顶面低于下栅极2100的顶面。

上述上栅极2101形成在下栅极2100的外侧面以及外围栅极2102的顶面上。也就是说，形成∩形结构的上栅极2101。上述上栅极2101可以掺杂多晶硅，当然也不仅限于此。

由下栅极2100、上栅极2101和外围电极2109构成的栅电极210，相对于与现有技术中仅有下栅极和外围栅极构成的栅电极，上栅极2101可以调整栅电极210的阻值，具有该阻值的栅电极210的栅控能量比较强，能够抑制漏电流的产生，使得该半导体器件的刷新性能得到提升。

由于在形成∩形结构的上栅极2101之前，需要回刻外围栅极2102，回刻后的外围栅极2102的顶面与形成在栅堆叠21一侧的接触节点22之间的距离H被增大，H的增大有利于抑制漏电流的产生，以提高半导体器件的刷新性能。作为一种示例，H可以是15至25纳米，在实际应用中，例如比一字形结构的掺杂多晶硅15(具体参见图2)与接触节点13之间的距离大于至少5纳米。

再者，在形成∩形结构的上栅极2101之前，仅需要回刻外围栅极2102，而不需要回刻下栅极2100。也就是说，下栅极2100的体积不会被缩小，应理解，下栅极2100的横截面积为确定的值。此时，下栅极2100的高度没有被缩小，下栅极的阻值不会被降低。因此，阻值没有被降低的下栅极2100也可以抑制漏电流的产生，以提高半导体器件的刷新性能。

另外，在形成∩形结构的上栅极2101之前，仅回刻外围栅极2102，而不回刻下栅极2100，可以确保回刻后的外围栅极2102顶面的均匀性，此时，可以确保形成的∩形结构的上栅极2101与外围栅极2102接触的均匀性，以进一步地抑制漏电流的产生，提高半导体器件的刷新性能。

∩形结构的上栅极2101可以将下栅极2100的上部完全包围，也就是说，∩形结构的上栅极2101可以将下栅极2100与接触节点22隔离。应理解，上栅极2101的导电性能较下栅极2100的导电性能弱，此时，也可以抑制漏电流的产生，以提高半导体器件的刷新性能。

∩形结构的上栅极2101较相对于现有技术中一字形结构的上栅极薄，厚度变薄的∩形结构的上栅极2101载流子相对不易扩散至有源区，从而可以避免引起导体之间的短路现象。作为一种示例，∩形结构的上栅极2101的厚度为10至100纳米。

在上述沟槽23内形成栅堆叠21后，还可以在栅堆叠21上方的沟槽23内形成盖图案24。

在回刻外围栅极2102过程中，还可以在绝缘层211的内侧壁开设有凹槽2110，上栅极2101卡在凹槽2110内，以增强上栅极2101与绝缘层211的接触紧密性，提高栅电极210的栅控能力，抑制漏电流的产生。

本发明实施例还提供一种半导体器件的制造方法，图4示出的是本发明实施例提供的半导体器件的制造方法的流程图。如图4所示，该半导体器件的制造方法，包括：

S10、提供一衬底。应理解，该衬底可以是体硅衬底，绝缘体上硅(Silicon-On-Insulator，缩写为SOI)衬底，锗衬底，绝缘体上锗(Germanium-on-Insulator，缩写为GOI)衬底，硅锗衬底，III-V族化合物半导体衬底或通过执行选择性外延生长(Selectiveepitaxial growth，缩写为SEG)获得的外延薄膜衬底。

S11、在衬底中以嵌入的方式形成栅堆叠，栅堆叠的栅电极包括上栅极、下栅极和外围栅极；上栅极为∩形结构，外围栅极为U形结构，上栅极覆盖下栅极的顶面和侧面的上部，外围栅极覆盖下栅极的底面和侧面的下部；上栅极的底面与外围栅极的顶面相接。

本发明实施例提供的半导体器件的制造方法与本发明实施例提供的半导体器件具有相同的技术效果，在此不做赘述。

为了便于理解，以下提供一种半导体器件的制造方法的具体实施例，应理解，以下实施例仅用于解释，不作为限定。

参见图5，提供一衬底20，自衬底20的表面向下形成沟槽23。应理解，为了确保在沟槽23中形成的栅堆叠21的栅控稳定性，沟槽23的槽口至槽底的宽度单位变化量基本等于0。

参见图6，可以在沟槽23的内侧壁和底壁形成绝缘层211。绝缘层211的顶面可以与沟槽23的槽口齐平，或略低于沟槽23的槽口。

参见图6，在沟槽23内形成外围栅极2102，外围栅极2102为具有开口的中空结构，也就是说，可以在沟槽23的槽底和下部的内侧壁形成外围栅极2102。形成外围栅极2102的工艺可以是电镀和/或沉积工艺，但不仅限于此。形成外围栅极2102后，可以进行退火或化学机械平坦化处理等。

参见图7，通过外围栅极2102的开口，在外围栅极2102的中空部形成下栅极2100。初步形成后的下栅极2100的顶面可以高出外围栅极2102的顶面，或者将外围栅极2102的顶面覆盖。此时，可以采用化学机械平坦化工艺使得下栅极2100的顶面与外围栅极2102的顶面平齐。应理解，形成下栅极2100后，可以进行退火处理。

参见图8，回刻外围栅极2102，使下栅极2100的顶面从外围栅极2102中露出。可以采用湿法刻蚀或干法刻蚀工艺回刻外围栅极2102。

作为一种示例：当下栅极2100为钨，上栅极2101为掺杂多晶硅，外围栅极2102为氮化钨或氮化钛时。采用湿法刻蚀仅回刻外围栅极2102，而不回刻钨时，可以采用对钨具有高选择比的刻蚀溶液。例如，可以是H₂O₂刻蚀溶液，H₂O₂刻蚀溶液的体积比可以是1％至37％，刻蚀的温度可以是25℃至100℃，此处刻蚀的温度实际上是刻蚀溶液的温度。

作为另外一种示例：当下栅极2100为钨，上栅极2101为掺杂多晶硅，外围栅极2102为氮化钨或氮化钛时。采用例如等离子体干法刻蚀仅回刻外围栅极2102，而不回刻钨，刻蚀气体为NF₃、He和H₂混合而成，腔体内施加的射频电场为100W至300W，以将刻蚀气体等离子体化，利用等离子体回刻外围栅极2102。刻蚀过程中，腔体内的温度保持在100℃至300℃。由于上述刻蚀气体对钨具有较高的选择比，因此，只回刻外围栅极2102，而不回刻下栅极2100。

需要进一步解释的是，回刻外围栅极2102过程中或回刻外围栅极2102后，也可以同时或后续回刻少量的下栅极2100，以确保后续沉积在下栅极2100侧面的上栅极2101与下栅极2100的接触紧密性。而且还可以利用湿法刻蚀或干法刻蚀刻蚀绝缘层211的内侧壁，以形成凹槽2110。在后续形成的上栅极2101时，上栅极可以卡在凹槽2110内。

参见图9，在下栅极2100上形成上栅极2101。此时，上栅极2101的底面与外围栅极2102的顶面扣合，且上栅极2101的顶面和侧面将下栅极2100露出的部分包合。

作为一种示例：采用沉积工艺在下栅极2100上形成上栅极2101。当形成的上栅极2101为掺杂多晶硅时，可以采用如下工艺：

首先在下栅极2100上沉积非晶硅层，沉积过程中的温度控制在400℃至530℃，压强控制在10毫托至10托。沉积形成非晶硅层后，进行砷、硼掺杂，使掺杂后的非晶硅层的导电性质为N型。利用SiH₄或Si₂H₆将掺杂后的非晶硅层转换为掺杂多晶硅，该阶段的温度控制在100℃至450℃，时间可以为5分钟左右。

作为一种可能的实现方式，在衬底20上形成栅堆叠21后，该半导体器件的制备方法还包括：

参见图10，在沟槽23内且位于栅堆叠21的上方形成盖图案24。在衬底20中形成至少一个接触节点22，该接触节点22的底面和阻挡层2102的顶面的高度差H在第二预设范围内。

本发明实施例还提供一种电子设备，该电子设备包括本发明实施例提供的半导体器件。该电子设备可以是通信设备或终端设备等，但不仅限于此。进一步，终端设备包括手机，智能电话，平板电脑，计算机，人工智能设备，移动电源等。通信设备包括基站等，但不仅限于此。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于设备实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。