具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

图1为传统深槽栅超结MOS(以下文本及附图中简称Con.DTSJ)结构剖面示意图，其耐压层采用P柱区和N柱区交替排列的超结作为漂移区，且N柱区中央设置有与柱区深度相同的沟槽，沟槽内填充了介质层和多晶硅，将两侧的N柱区分开。在反向阻断时，P柱区和N柱区相互耗尽，可以获得较高的击穿电压，同时因N柱区较高的掺杂浓度导致较低的导通电阻，故传统深槽栅超结MOS在击穿电压和导通电阻之间得到了良好的折衷，其导通电阻R_on和击穿电压BV之间的关系为R_on∝BV^1.32。采用该深沟槽结构，虽然有助于实现超结P柱区和N柱区的电荷平衡，但是栅-漏电容仍然很大。

图2为传统SGT(以下文本及附图中简称Con.SGT)结构剖面示意图，通过在传统深沟槽栅MOS的栅极G正下方引入一个与栅极分离的屏蔽栅极SG，屏蔽栅电极接源极电位，能够降低栅漏电容(Q_g)和栅漏电荷(Q_gd)，提高器件的开关速度，从而减小开关功耗。

本发明在前述两种结构的基础上进行了改进，提出两种超结SGT新结构，第一种简称为SJSGT结构，第二种简称为SJSGT*结构，以下进行详细论述。

图3是本发明第一种实施例的SJSGT结构的剖面图，是在Con.DTSJ结构基础上，保证原有的N⁺源区、P基区、沟槽栅G及N⁺漏区不变，在沟槽内的栅极G的正下方引入一个与栅极分离且较窄的屏蔽栅极SG，并且由于阻断时屏蔽栅极SG有助于N柱区耗尽，故略增加了N柱区的宽度。

参照图3，本发明的第一种实施例的SJSGT结构是，包括作为衬底的N⁺漏区，在N⁺漏区上表面设置有N^-辅助层，N^-辅助层上方两侧均为超结区，每侧的超结区包括一个P柱区和一个N柱区；每侧的超结区上方均为一个P体区(即图中的P-body区域)，在每个P体区靠内设置有一个N⁺源区，在P体区上表面和N⁺源区上表面共同设置有源极电极S；两个N柱区及其上方的P体区中央设置有深沟槽，深沟槽底部位伸进N^-辅助层内；深沟槽内设置有上、下两部分多晶硅，并且填充有二氧化硅层；上方的多晶硅称为栅极G，其四周的二氧化硅层较薄；下方的多晶硅称为屏蔽栅极SG，其两侧及底部的二氧化硅层较厚，且屏蔽栅极SG在三维方向上与源极S相连；深沟槽上表面的二氧化硅层将源极S和栅极G隔离；在N⁺漏区下表面设置有漏极电极D。

在本发明第一种SJSGT结构中，还包括以下具体特征：

1)栅极G的宽度W_G与两侧的二氧化硅层厚度T_GOX之和与屏蔽栅极SG的宽度W_SG与两侧二氧化硅层厚度T_SGOX之和相等，即W_G+2T_GOX＝W_SG+2T_SGOX；

2)P柱区的厚度与N柱区的厚度相等，P柱区的掺杂与N柱区的掺杂相等，且N柱区的宽度W_N略宽于P柱区的宽度W_P，其差值范围ΔW＝W_N-W_P为0.1μm～1μm，即0.1μm≤ΔW≤1μm；

3)底部N^-辅助层的厚度随器件击穿电压的增加而增大，N^-辅助层的厚度取值范围为2～10μm；

4)屏蔽栅极SG的沟槽底部深入到底部辅助层，与超结底部位置的偏差ΔL控制在3μm以内，即0μm<ΔL≤3μm。

本发明第一种实施例SJSGT结构的制作方法，按照以下步骤实施：

步骤1、制作衬底：低阻<100>N⁺硅衬底→外延N^-辅助层；

步骤2、制作超结柱区：外延P柱区→光刻→深沟槽刻蚀→牺牲氧化膜生长→磷离子斜角注入→去除牺牲氧化层→退火并推进形成N柱区；

步骤3、制作SGT结构：热生长二氧化硅场氧层→淀积多晶硅并掺杂以填充沟槽→光刻元胞区(用光刻胶掩蔽屏蔽栅引出区)→刻蚀沟槽内多晶硅形成屏蔽栅→光刻元胞区→湿法刻蚀去除硅片表面和沟槽侧壁的二氧化硅场氧层→采用高密度等离子体化学气相淀积(HDPCVD)隔离氧化膜和栅氧化层→沟槽内淀积多晶硅栅极→光刻元胞区和屏蔽栅引出区→硼离子注入并推进形成P体区→光刻元胞区→在P体区内磷离子注入形成N⁺源区；

步骤4、制作正面电极结构：化学气相淀积形成层磷硅玻璃(PSG)层→光刻→刻蚀形成沟槽式接触孔→接触孔内淀积难熔金属→采用CMP表面平坦化→淀积表面金属(AlCu)层→光刻压焊点→刻蚀形成正面栅极与源极的电极；

步骤5、制作背面电极结构：减薄背面N⁺硅衬底→背面多层(TiNiAg)金属化。

参照图4，是本发明第二种实施例SJSGT*(为了便于区别两种实施例结构，在各个附图中简称SJSGT*)结构的剖示图，在第一种SJSGT结构的基础上，第二种实施例SJSGT*结构有如下区别：深沟槽内中央位置竖直设置有屏蔽栅极SG，在屏蔽栅极SG上部两侧分别设置有一个栅极G，并且该两个栅极G与屏蔽栅极SG按左中右的布局排列，中间通过二氧化硅层隔离。

本发明第二种SJSGT*结构的关键参数与上述第一种SJSGT结构的关键参数一致；还可以进一步选择以下具体特征：

1)P柱区的厚度与N柱区的厚度相等，P柱区的掺杂与N柱区的掺杂相等，且N柱区的宽度W_N略宽于P柱区的宽度W_P，其差值范围ΔW＝W_N-W_P为0.1μm～1μm，即0.1μm≤ΔW≤1μm；

2)底部N^-辅助层的厚度随器件击穿电压的增加而增大，N^-辅助层的厚度取值范围为2～10μm；

3)屏蔽栅极SG的沟槽深入到底部辅助层，与超结底部位置的偏差ΔL控制在3μm以内，即0μm<ΔL≤3μm。

本发明第二种SJSGT*结构的制作工艺流程，比本发明第一种SJSGT结构的工艺更为简单，区别主要在于SGT和正面电极结构的制作有所不同，具体按照以下步骤实施：

步骤1、制作衬底：低阻<100>N⁺硅衬底→外延N^-辅助层；

步骤2、制作超结柱区：外延P柱区→光刻→深沟槽刻蚀→牺牲氧化膜生长→磷离子斜角注入→去除牺牲氧化层→退火并推进形成N柱区；

步骤3、制作SGT结构：沟槽内热生长二氧化硅场氧层→沟槽内淀积多晶硅并掺杂→光刻→刻蚀硅片表面和沟槽内多晶硅至硅表面下方形成屏蔽栅极→光刻→湿法刻蚀去除硅片表面和沟槽内的二氧化硅场氧层形成栅极沟槽→热生长二氧化硅栅氧层→淀积多晶硅并掺杂→光刻→刻蚀多晶硅栅至硅表面下方→硼离子注入并推进形成P体区→砷离子注入在P体区退火形成N⁺源区；

步骤4、制作正面电极结构：化学气相淀积形成层磷硅玻璃(PSG)层→光刻→刻蚀形成源极与屏蔽栅接触孔→淀积表面金属层→光刻压焊点→刻蚀形成正面栅极与源极的电极；

步骤5、制作背面电极结构：减薄背面N⁺硅衬底→背面多层(TiNiAg)金属化。

性能评价：

为了便于对比和评价本发明SJSGT结构及SJSGT*结构的性能，根据图1、图2、图3、图4建立了各自结构的模型，设置的纵向厚度、元胞宽度、底部辅助层浓度、源漏区浓度、沟道浓度等参数均相同，并且Con.DTSJ的柱区厚度，柱区浓度与柱区宽度的乘积均与SJSGT结构及SJSGT*结构相同，但由于Con.DTSJ的深沟槽对N柱区几乎没有耗尽，故Con.DTSJ的P柱区与N柱区宽度相等，且略宽SJSGT结构及SJSGT*结构的P柱区；Con.SGT的漂移区浓度与SJSGT结构及SJSGT*结构的底部辅助层的浓度相同，屏蔽栅纵向尺寸也相同，以下以200V的电压等级为例进行对比说明。

(1)击穿时的电场分布

图5是本发明SJSGT结构与Con.DTSJ和Con.SGT在T＝300K下沿P柱区与N柱区结面的纵向电场分布的对比曲线。由图5可见，三者的电场分布均由两部分构成，其中本发明的SJSGT结构和Con.SGT的电场峰值均出现在超结区与底部辅助层的交界面处(Y＝9μm)，这是由于屏蔽栅极SG的拐角的电场峰值所致；Con.DTSJ的电场峰值则出现在超结部分。相比较而言，本发明的SJSGT结构在超结区的电场近似为矩形分布，在底部辅助层与漏区为梯形分布，其电场强度围成面积最大，因此耐压最高。

(2)击穿特性

图6是本发明的SJSGT结构与Con.DTSJ和Con.SGT在不同温度下的击穿特性对比。由图6可见，在T＝300K下三种器件在电流密度为0.1mA/cm²时发生雪崩击穿，此时本发明的SJSGT结构的击穿电压为237.3V，Con.DTSJ的击穿电压为181.2V，Con.SGT的击穿电压为204.9V，故本发明的SJSGT结构相比Con.DTSJ和Con.SGT，击穿电压分别提升了31％和15.8％；在T＝400K下三种器件在电流密度为0.1A/cm²时发生雪崩击穿，此时本发明的SJSGT结构的击穿电压为273.8V，Con.DTSJ的击穿电压为219.6V，Con.SGT的击穿电压为236V，故本发明的SJSGT结构相比Con.DTSJ和Con.SGT，击穿电压分别提升了24.7％和16％。200V电压下，本发明的SJSGT结构在T＝300K时漏电流密度为J_DSS＝0.77μA/cm²；在T＝400K时漏电流密度为J_DSS＝400μA/cm²。

(3)导通特性

图7是本发明的SJSGT结构与Con.DTSJ和Con.SGT在330K和400K下的导通特性对比。由图7可见，本发明的SJSGT结构在T＝300K时的特征导通电阻R_on，sp＝5.472mΩ·cm²；在T＝400K时R_on，sp＝7.956mΩ·cm²；Con.DTSJ在T＝300K时R_on，sp＝5.812mΩ·cm²；在T＝400K时R_on，_sp＝9.235mΩ·cm²；Con.SGT在T＝300K时，R_on，sp＝7.804mΩ·cm²；在T＝400K时R_on，sp＝12.847mΩ·cm²。与Con.DTSJ相比较，本发明的SJSGT结构在T＝300K和T＝400K时的特征导通电阻分别降低了5.85％和13.85％；与Con.SGT相比较，本发明的SJSGT结构在T＝300K和T＝400K时的特征导通电阻均降低了29.9％。

(4)栅极电荷

栅极电荷Q_g指栅极电流I_g与栅电容充电时间t_g的乘积，栅漏电荷Q_gd指栅极电流I_g与栅漏电容充电时间t_gd的乘积。Q_g和Q_gd越大，开关特性越差。图8是本发明的SJSGT结构与Con.DTSJ和Con.SGT在T＝300K下的栅极电荷测试曲线对比。由图8可见，在I_g＝5mA下，计算得到本发明的SJSGT结构的Q_g＝33nC和Q_gd＝8.5nC；Con.DTSJ的Q_g＝32.5nC和Q_gd＝14nC；Con.SGT的Q_g＝32.5nC和Q_gd＝8nC。故本发明的SJSGT结构的栅漏电荷比Con.DTSJ的下降了39.2％，与Con.SGT的栅电荷几乎相同。

(5)开关特性

图9是本发明的SJSGT结构与Con.DTSJ和Con.SGT在T＝300K和400K下的关断特性对比曲线。由图9可见，本发明的SJSGT结构在T＝300K时t_d(off)＝77ns；在T＝400K时t_d(off)＝79ns，关断延迟时间与Con.SGT无差别，但相比于相同温度下的Con.DTSJ关断延迟时间分别下降了13.5％和13.2％，故关断速度大大加快。

(6)动态雪崩特性

图10是本发明的SJSGT结构与Con.DTSJ和Con.SGT在T＝300K下的动态雪崩对比曲线。由图10可见，在负载电感L＝0.2mH时，本发明的SJSGT结构的雪崩电流I_AS＝72.1A，计算得到其雪崩耐量E_AS＝693.1mJ；Con.DTSJ的雪崩电流I_AS＝71.9A，计算得到其雪崩耐量E_AS＝689.1mJ；Con.SGT的雪崩电流I_AS＝71.8A，计算得到其雪崩耐量E_AS＝687.4mJ。相比较而言，本发明的SJSGT结构的雪崩耐量略有提升。

(7)关键特性及优值对比

图11为本发明的SJSGT结构和SJSGT*结构与Con.DTSJ和Con.SGT的击穿电压与导通电阻值对比。由图11可见，在300K和400K(虚框外)下，本发明的SJSGT结构和SJSGT*结构相较于Con.DTSJ和Con.SGT，击穿电压更高，导通电阻更低。

图12为本发明的SJSGT结构和SJSGT*结构与Con.DTSJ和Con.SGT的静态优值(BV²/R_on,sp)和动态优值(R_on·Q_gd)的对比。由图12可见，在T＝300K下，与Con.DTSJ和Con.SGT相比较，本发明的SJSGT结构和SJSGT*结构的静态优值更高，动态优值更低，因此其静态和动态性能更加优良。

(8)关键结构参数

屏蔽栅底部的位置变化对器件的特性影响很大。将屏蔽栅沟槽底部超过超结底部的纵向尺定义寸为ΔL(如图3、图4所示)，若屏蔽栅的纵向尺寸过短(ΔL<0)，会使超结的N柱区底部有一部分不能有效被屏蔽栅耗尽，加强了纵向电场，导致了器件击穿电压的降低；若屏蔽栅的纵向尺寸过长(ΔL>0)，由于在屏蔽栅拐角处的电场峰值较高，会调制了底部辅助层的电场，使底部辅助层的电场增强，导致器件容易在此处击穿。为了保证超结的电荷平衡，屏蔽栅底部位置需严格控制。见图13，是本发明的SJSGT结构和SJSGT*结构的沟槽底部位置与超结底部偏差ΔL对击穿电压BV和特征导通电阻R_on,sp的影响。由图13可见，当ΔL从-0.3μm到1μm取值时，击穿电压先增加而后下降，但导通电阻一直增加。并且，当ΔL＝0.2μm时，本发明的SJSGT结构的击穿电压较大，导通电阻较低，其静态优值(BV²/R_on,sp)最大；当ΔL＝0.4μm时，本发明SJSGT*结构的静态优值最大。

底部辅助层的厚度T_N-对器件的静态特性影响也很大，过薄的T_N-会导致器件的击穿电压达不到设计要求，但过厚的T_N-虽然保证了器件的击穿电压，会导致特征导通电阻增大，所以T_N-的合理取值对协调器件击穿电压和特征导通电阻的矛盾至关重要。见图14，是本发明的SJSGT结构和SJSGT*结构的底部辅助层的厚度T_N-击穿电压BV和特征导通电阻R_on,sp的影响。由图14可见，通过计算其静态优值(BV²/R_on,sp)得出，对于本发明的SJSGT结构，T_N-的最优取值取7μm左右；对于本发明的SJSGT*结构，T_N-的最优取值取7μm左右。

综上所述，本发明的SJSGT结构和SJSGT*结构，不仅具有击穿电压高、导通电阻低且开关速度快的优点，而且动态雪崩耐量稍高，完全可以替代传统深槽栅超结MOS和传统SGT的结构。