一种新型分离栅mosfet器件
阅读说明：本技术 一种新型分离栅mosfet器件 (Novel separation grid MOSFET device ) 是由 刘锋 周祥瑞 殷允超 于 2021-09-29 设计创作，主要内容包括：本发明公开了一种新型分离栅MOSFET器件,其技术方案要点是：包括MOSFET管,所述MOSFET管包括有底层的N+衬底,所述N+衬底的上层设有epi1层,所述epi1层的上层设有epi2层,所述epi1层和所述epi2层内通过刻蚀硅形成沟槽,所述沟槽中有源区内深度刚好穿透epi2层,所述沟槽中终端区内深度穿透epi2层的深度为0.5um,所述沟槽的内部分别淀积有第一多晶硅、第二多晶硅和第三多晶硅,所述epi2层的上层注入P型杂质B+。本发明采用新型分离栅结构,底部的epi1较浓,顶部的epi2较淡,有源区沟槽底部深入到epi1界面上,此处掺杂浓度比较浓,硅的雪崩临界电场随掺杂浓度增加而增加,有利于提升耐压,以40V器件为例,RSP达到6.5mohm.mm2。(The invention discloses a novel separation grid MOSFET device, which has the technical scheme main points that: including the MOSFET pipe, the MOSFET pipe is including the N + substrate of bottom, the upper strata of N + substrate is equipped with epi1 layer, the upper strata on epi1 layer is equipped with epi2 layer, epi1 layer with form the slot through the sculpture silicon in the epi2 layer, the depth just pierces through epi2 layer in the active area in the slot, the depth that the depth pierces through epi2 layer in the terminal area is 0.5um in the slot, the inside of slot is deposited respectively first polycrystalline silicon, second polycrystalline silicon and third polycrystalline silicon, P type impurity B + is injected into to the upper strata on epi2 layer. The invention adopts a novel separation gate structure, the epi1 at the bottom is thicker, the epi2 at the top is thinner, the bottom of the groove of the active region is deeper to an epi1 interface, the doping concentration is thicker, the avalanche critical electric field of silicon is increased along with the increase of the doping concentration, the withstand voltage is favorably improved, and the RSP reaches 6.5mohm.mm2 by taking a 40V device as an example.)
技术领域
本发明涉及MOSFET器件领域，特别涉及一种新型分离栅MOSFET器件。
背景技术
现有技术的低压MOFEET器件，以40V器件为例，通常采用如图1的高密度Trench结构，材料通常采用掺杂较浓的红磷衬底sub，其上生长两层外延，通常epi1掺杂较浓，目的是降低epi1和衬底sub的浓度差进而降低衬底反扩的程度，epi2掺杂较淡，用以支持器件耐压。
参照现有公开号为CN208400855U的中国专利，其公开了一种分离栅MOSFET器件结构，包括有源区，有源区内包括若干个相互并联的器件元胞单元，器件元胞单元包括第一导电类型衬底及第一导电类型漂移区，在第一导电类型漂移区的上部设有第二导电类型阱区，在第二导电类型阱区间设有第一类型沟槽及位于第一类型沟槽两侧的第二类沟槽，且沟槽均从第一导电类型漂移区表面延伸到其内部，在第一类型沟槽内填充有分离栅多晶硅、厚氧化层及掩蔽氧化层，在第二类沟槽内填充有栅极多晶硅及栅氧化层，栅极多晶硅的内侧与厚氧化层邻接。
上述的这种分离栅MOSFET器件结构的制作工艺简单，光刻次数少，成本较低，同时分离栅器件沟槽宽度和深度容易控制，器件耐压性能更好，具有更低的导通电阻。但是上述的这种分离栅MOSFET器件结构对应RSP仍然偏高。
发明内容
针对背景技术中提到的问题，本发明的目的是提供一种新型分离栅MOSFET器件，以解决背景技术中提到的问题。
本发明的上述技术目的是通过以下技术方案得以实现的：
一种新型分离栅MOSFET器件，包括MOSFET管，所述MOSFET管包括有底层的N+衬底，所述N+衬底的上层设有epi1层，所述epi1层的上层设有epi2层，所述epi1层和所述epi2层内通过刻蚀硅形成沟槽，所述沟槽中有源区内深度刚好穿透epi2层，所述沟槽中终端区内深度穿透epi2层的深度为0.5um，所述沟槽的内部分别淀积有第一多晶硅和第二多晶硅，所述第一多晶硅的上端还淀积有第三多晶硅，所述epi2层的上层注入P型杂质B+，所述P型杂质B+的一端通过光刻形成N+注入区域，所述N+注入区域的内注入有N+，所述P型杂质B+上淀积有介质淀积层，所述介质淀积层上淀积有金属淀积层。
通过采用上述技术方案，本发明涉及的40V MOSFET器件采用新型分离栅结构，同样采用双层外延，底部epi1较浓，一方面降低衬底反扩程度，另一方面深沟槽底部恰好处于epi1和epi2外延交界面上，该界面硅掺杂浓度比epi1淡，但比epi2浓，利用硅的雪崩临界电场随掺杂浓度增加而增加，提升耐压；顶部的epi2相对底部的epi1较淡(相比普通Trench产品的epi2要浓)，应用电荷平衡原理增加耐压，从而获得更好的RSP，达到6.5mohm.mm2。
较佳的，所述MOSFET管两端分成Cell区域和Ring区域，所述Cell区域内的所述沟槽的底端处于所述epi1层和所述epi2层的连接面处，所述Ring区域内的所述沟槽的底端处于所述epi1层的内部。
通过采用上述技术方案，两侧沟槽的深度差在0.3-0.5um，待器件形成后能确保Ring区域的耐压大于cell区域的耐压，保证器件可靠性。
较佳的，所述P型杂质B+在所述epi2层上推进形成P型杂质B+注入区域，所述P型杂质B+注入区域的结深在0.7um。
通过采用上述技术方案，P型杂质B+设定能够有效的提高MOSFET管的导电性能。
较佳的，所述沟槽的内壁上设有有氧化层，所述氧化层为热生长薄氧化层500A和CVD淀积氧化层1000A-1500A。
通过采用上述技术方案，氧化层能够有效的抑制高密度的电子和空穴陷阱，这些陷阱能引入快界面态，造成偏压与温度应力下的电荷不稳定性，并且减少硅与二氧化硅的热膨胀系数不同而产生了拉伸应力使硅附近氧化层产生较多的缺陷，减少氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。
较佳的，所述epi1层的硅掺杂浓度比所述epi2层的硅掺杂浓度要高，所述epi2层的RSP达到6.5mohm.mm2。
通过采用上述技术方案，利用硅的雪崩临界电场随掺杂浓度增加而增加，提升耐压；顶部epi2层相对epi1层的浓度较淡(相比普通Trench产品的epi2要浓)，应用电荷平衡原理增加耐压，从而获得更好的RSP，达到6.5mohm.mm2。
较佳的，所述第一多晶硅形成源极，所述第三多晶硅形成栅极，所述第二多晶硅形成漏极。
通过采用上述技术方案，可以形成有效的外接电路接头，便于进行线路的连接使用。
较佳的，所述金属淀积层的一端贯穿镶嵌在所述介质淀积层、所述P型杂质B+和所述N+的一端部。
通过采用上述技术方案，能够形成有效的线路连接，便于MOSFET管的使用。
较佳的，所述Cell区域内部的所述沟槽的深度为2-3um，所述Ring区域的内部的所述沟槽的深度为2.3-3.5um，所述epi1层和所述epi2层的厚度均为2-3um。
通过采用上述技术方案，待器件形成后能确保Ring区域耐压大于cell区域耐压，保证器件可靠性。
综上所述，本发明主要具有以下有益效果：
本发明涉及的40V MOSFET器件采用新型分离栅结构，同样采用双层外延，底部epi1较浓，一方面降低衬底反扩程度，另一方面深沟槽底部恰好处于epi1和epi2外延交界面上，该界面硅掺杂浓度比epi1淡，但比epi2浓，利用硅的雪崩临界电场随掺杂浓度增加而增加，提升耐压；顶部的epi2相对底部的epi1较淡(相比普通Trench产品的epi2要浓)，应用电荷平衡原理增加耐压，从而获得更好的RSP，达到6.5mohm.mm2。
附图说明
图1是本发明的现有MOSFET管结构示意图；
图2是本发明的MOSFET管结构示意图。
附图标记：1、N+衬底；2、epi1层；3、epi2层；4、沟槽；5、第一多晶硅；6、第二多晶硅；7、第三多晶硅；8、P型杂质B+；9、N+注入区域；10、N+；11、介质淀积层；12、金属淀积层；13、Cell区域；14、Ring区域；15、P型杂质B+注入区域；16、氧化层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
参考图1-2，一种新型分离栅MOSFET器件，包括MOSFET管，MOSFET管包括有底层的N+衬底1，N+衬底1的上层设有epi1层2，epi1层2的上层设有epi2层3，epi1层2和epi2层3内通过刻蚀硅形成沟槽4，沟槽4中有源区内深度刚好穿透epi2层3，沟槽4中终端区内深度穿透epi2层3的深度为0.5um，沟槽4的内部分别淀积有第一多晶硅5和第二多晶硅6，第一多晶硅5的上端还淀积有第三多晶硅7，epi2层3的上层注入P型杂质B+8，P型杂质B+8的一端通过光刻形成N+注入区域9，N+注入区域9的内注入有N+10，P型杂质B+8上淀积有介质淀积层11，介质淀积层11上淀积有金属淀积层12。
通过采用上述技术方案，本发明涉及的40V MOSFET器件采用新型分离栅结构，同样采用双层外延，底部epi1层2较浓，一方面降低衬底反扩程度，另一方面深沟槽底部恰好处于epi1层2和epi2层3外延交界面上，该界面硅掺杂浓度比epi1层2淡，但比epi2层3浓，利用硅的雪崩临界电场随掺杂浓度增加而增加，提升耐压；顶部的epi2层3相对底部的epi1层2较淡相比普通Trench产品的epi2层3要浓，应用电荷平衡原理增加耐压，从而获得更好的RSP，达到6.5mohm.mm2。
本实施例中，优选的，MOSFET管两端分成Cell区域13和Ring区域14，Cell区域13内的沟槽4的底端处于epi1层2和epi2层3的连接面处，Ring区域14内的沟槽4的底端处于epi1层2的内部。效果为，两侧沟槽4的深度差在0.3-0.5um，待器件形成后能确保Ring区域14的耐压大于cell区域13的耐压，保证器件可靠性。
本实施例中，优选的，P型杂质B+8在epi2层3上推进形成P型杂质B+注入区域15，P型杂质B+注入区域15的结深在0.7um。效果为，P型杂质B+8设定能够有效的提高MOSFET管的导电性能。
本实施例中，优选的，沟槽4的内壁上设有有氧化层16，氧化层16为热生长薄氧化层500A和CVD淀积氧化层1000A-1500A。效果为，氧化层16能够有效的抑制高密度的电子和空穴陷阱，这些陷阱能引入快界面态，造成偏压与温度应力下的电荷不稳定性，并且减少硅与二氧化硅的热膨胀系数不同而产生了拉伸应力使硅附近氧化层产生较多的缺陷，减少氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。
本实施例中，优选的，epi1层2的硅掺杂浓度比epi2层3的硅掺杂浓度要高，epi2层3的RSP达到6.5mohm.mm2。效果为，利用硅的雪崩临界电场随掺杂浓度增加而增加，提升耐压；顶部epi2层3相对epi1层2的浓度较淡相比普通Trench产品的epi2要浓，应用电荷平衡原理增加耐压，从而获得更好的RSP，达到6.5mohm.mm2。
本实施例中，优选的，第一多晶硅5形成源极，第三多晶硅7形成栅极，第二多晶硅6形成漏极。效果为，可以形成有效的外接电路接头，便于进行线路的连接使用。
本实施例中，优选的，金属淀积层12的一端贯穿镶嵌在介质淀积层11、P型杂质B+8和N+10的一端部。效果为，能够形成有效的线路连接，便于MOSFET管的使用。
本实施例中，优选的，Cell区域13内部的沟槽4的深度为2-3um，Ring区域14的内部的沟槽4的深度为2.3-3.5um，epi1层2和epi2层3的厚度均为2-3um。效果为，待器件形成后能确保Ring区域14耐压大于cell区域13耐压，保证器件可靠性。
制备方法：
第一步：在N+衬底1上面生长一层N外延层，既是epi1层2，并且在epi1层2上生成epi2层3，比如采用40VN红磷衬底，则epi1层2、epi2层3的电阻率分别是0.01-0.08ohm.cm和0.1-0.2ohm.cm，外延厚度都是2-3um；
第二步：在epi2层3上进行淀积二氧化硅，厚度为0.6um作为掩蔽层，光刻并刻蚀掩蔽层以形成图案；
第三步：以二氧化硅掩蔽层为阻挡，刻蚀硅形成沟槽4，Ring区域14的trench CD比cell区域13的大，刻蚀速率快，所以Ring区域14的沟槽4深度超过cell区域13的0.3-0.5um，待器件形成后能确保Ring区域14耐压大于cell区域13耐压，保证器件可靠性；
第四步：在epi2层3的表面和沟槽4内形成热生长薄氧化层500A+CVD淀积氧化层1000A-1500A；
第五步：淀积多晶硅，然后刻蚀多晶硅，在沟槽4底部形成多晶硅，在去除上部分的氧化层；
第五步：然后进行HDP淀积氧化层，CMP，然后回刻到隔离氧化层厚度为2500-3000A；
第六步：再进行栅氧化，多晶硅淀积，多晶硅回刻；
第七步：在epi2层3上注入P型杂质B+8，并推进形成P型杂质B+注入区域15，且结深约0.7um；
第八步：然后在P型杂质B+8的一端进行N+光刻，形成N+注入区域9，再将N+10注入；
第九步：在P型杂质B+8上进行介质淀积，形成介质淀积层11，再进行介质光刻，孔腐蚀；
第十步：然后在介质淀积层11上进行金属淀积层12的淀积，光刻，腐蚀，分别引出栅极，源极，背面减薄，背面硅腐蚀，背面金属化形成漏极。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
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