一种横向绝缘栅双极晶体管结构及其制备方法
阅读说明：本技术 一种横向绝缘栅双极晶体管结构及其制备方法 (Transverse insulated gate bipolar transistor structure and preparation method thereof ) 是由 刘森 刘筱伟 刘盛富 李建平 史林森 于 2021-11-15 设计创作，主要内容包括：本发明提供一种横向绝缘栅双极晶体管结构及其制备方法,该晶体管结构包括基底、栅介质层、栅导电层、阴极电极层及阳极电极层,其中,基底包括Y方向上依次堆叠的第一半导体层、第一绝缘层、第二半导体层,所述第二半导体层包括在X方向上间隔设置的P型阱区、N型缓冲区及N型漂移区,P型阱区中设有第一P型埋层、位于第一P型埋层上的阴极接触区,N型缓冲区设有具有缺口的第二P型埋层、位于第二P型埋层上的间隔设置的阳极接触区。本发明通过于将阳极接触区间隙中连通的N型缓冲区的上表面设置阳极短路控制栅结构以控制器件进入正常工作状态时的阳极转折电压,且其制备工艺与SOI CMOS工艺兼容。(The invention provides a transverse insulated gate bipolar transistor structure and a preparation method thereof, wherein the transistor structure comprises a substrate, a gate dielectric layer, a gate conducting layer, a cathode electrode layer and an anode electrode layer, wherein the substrate comprises a first semiconductor layer, a first insulating layer and a second semiconductor layer which are sequentially stacked in the Y direction, the second semiconductor layer comprises a P-type well region, an N-type buffer region and an N-type drift region which are arranged at intervals in the X direction, a first P-type buried layer and a cathode contact region positioned on the first P-type buried layer are arranged in the P-type well region, and the N-type buffer region is provided with a second P-type buried layer with a notch and an anode contact region positioned on the second P-type buried layer at intervals. The invention sets anode short circuit control gate structure on the upper surface of the N-type buffer region communicated with the gap of the anode contact region to control the anode breakover voltage when the device enters into normal working state, and the preparation process is compatible with SOI CMOS process.)
技术领域
本发明属于半导体集成电路制造技术领域，涉及一种横向绝缘栅双极晶体管结构及其制备方法。
背景技术
随着新能源汽车、智能电网、移动通讯等产业的飞速发展，功率半导体器件受到越来越多重视。绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）兼顾双极型晶体管（Bipolar）和电极氧化物场效应晶体管（MOSFET）的优点，易控制、导通电压低、电流密度大、击穿电压高，是目前最重要的功率半导体器件之一。另一方面，绝缘体上硅（Silicon-on-Insulator，SOI）具有高可靠性、耐高温、功耗低等特点，在SOI衬底上集成横向绝缘栅双极晶体管（Lateral Insulated Gate Bipolar Transistor，LIGBT），可以实现集成度更高、功耗更低、隔离性能更好的微电子系统，在电源管理、各种电子设备驱动、智能开关等领域应用广泛，受到汽车电子和物联网等产业青睐。
然而，LIGBT漂移区内存在大量非平衡载流子会使关断时间和关断功耗增加。为了提高器件的开关速度，研究人员提出了短路阳极结构。这种结构有单极和双极两种工作模式，当晶体管工作在单极模式时，该器件相当于一个MOSFET，但是这种工作模式下，工作电流小，导通电阻大；器件正常工作时处于双极模式。但是器件在由单极模式向双极模式转换的过程中会出现有害的负阻(Snapback)现象，在低温条件下这种现象更加明显，甚至导致器件无法正常开启，极大的影响了其所控制系统的稳定性。
因此，急需开发出一种能够有效抑制负阻现象的横向绝缘栅双极晶体管结构。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种横向绝缘栅双极晶体管结构及其制备方法，用于解决现有技术中横向绝缘栅双极晶体管的负阻现象影响系统稳定性的问题。
为实现上述目的及其他相关目的，本发明提供一种横向绝缘栅双极晶体管结构的制备方法，包括以下步骤：
提供一基底，所述基底包括在Y方向上依次堆叠的第一半导体层、第一绝缘层及第二半导体层，所述第二半导体层的导电类型为N型；
于所述第二半导体层中形成在X方向上间隔设置的P型阱区及N型缓冲区，所述P型阱区及所述N型缓冲区之外的半导体层部分作为N型漂移区，所述X方向与所述Y方向垂直；
形成第一P型埋层于所述P型阱区中，形成具有缺口的第二P型埋层于所述N型缓冲区中；
依次形成栅介质层及栅导电层于所述第二半导体层上，并图形化所述栅导电层及所述栅介质层以得到栅极结构及阳极短路控制栅结构，所述栅极结构位于所述P型阱区的上表面，所述阳极短路控制栅结构位于所述N型缓冲区的上表面；
形成阴极接触区于所述P型阱区中，形成阳极接触区于所述N型缓冲区中，所述阴极接触区位于所述第一P型埋层上方，所述阳极接触区位于所述第二P型埋层上方；
形成阴极电极层及阳极电极层于所述第二半导体层上，所述阴极电极层的下表面与所述阴极接触区接触，所述阳极电极层的下表面与所述阳极接触区接触。
可选地，所述基底还包括位于所述第一半导体层下方的第二绝缘层及位于所述第二绝缘层下方的第三半导体层。
可选地，于所述N型缓冲区远离所述P型阱区的一侧的所述第二半导体层中形成隔离沟槽，并于所述隔离沟槽中填充隔离层。
可选地，形成贯穿所述隔离层及所述第一绝缘层的接触孔，所述接触孔的底部显露出所述第一半导体层，并形成背栅极，所述背栅极位于所述隔离层上，并填充进所述接触孔中。
可选地，所述阳极短路控制栅结构包括第一控制栅结构、第二控制栅结构及第三控制栅结构，所述第一控制栅结构、所述第二控制栅结构及所述第三控制栅结构均间隔设置，所述第三控制栅结构及所述第二控制栅结构在Z方向上依次设置，且所述第三控制栅结构及所述第二控制栅结构在X方向上均位于所述第一控制栅结构的同一侧，所述第二控制栅结构与所述第一控制栅结构在X方向上的距离小于所述第三控制栅结构与所述第一控制栅结构在X方向上的距离，其中，所述Z方向垂直于所述X方向及所述Y方向。
可选地，形成的所述阴极接触区包括在X方向上依次设置并相互接触的P型阴极接触区及形成N型阴极接触区。
可选地，形成的所述阳极接触区包括第一阳极接触区、第二阳极接触区、第三阳极接触区及第四阳极接触区，所述第一阳极接触区、所述第二阳极接触区及所述第三阳极接触区在X方向上依次间隔设置且导电类型均为P型，所述第四阳极接触区位于所述第一阳极接触区与第二阳极接触区之间并与所述第一阳极接触区及所述第二阳极接触区接触，且所述第四阳极接触区为N型。
本发明还提供了一种横向绝缘栅双极晶体管结构，包括：
基底，所述基底包括在Y方向上依次堆叠的第一半导体层、第一绝缘层、第二半导体层，其中，所述第二半导体层包括在X方向上间隔设置的P型阱区、N型缓冲区及N型漂移区，所述P型阱区中设有位于所述P型阱区中的第一P型埋层、位于所述第一P型埋层上的阴极接触区，所述N型缓冲区设有位于所述N型缓冲区中且具有缺口的第二P型埋层、位于所述第二P型埋层之上的阳极接触区；
栅介质层，所述栅介质层位于所述P型阱区及所述N型缓冲区上；
栅导电层，所述栅导电层位于所述栅介质层上；
阴极电极层及阳极电极层，所述阴极电极层位于所述阴极接触区上，所述阳极电极层位于所述阳极接触区上。
可选地，所述基底还包括位于所述第一半导体层下方的第二绝缘层及位于所述第二绝缘层下方的第三半导体层，所述第二半导体层的导电类型为N型，所述第一半导体层的导电类型为P型。
可选地，所述N型缓冲区的X方向的一侧设有隔离层，且所述隔离层中设有于Y方向贯穿所述隔离层及所述第一绝缘层的背栅极。
可选地，所述阴极接触区包括位于所述第一P型埋层上方且在X方向上依次设置的P型阴极接触区与N型阴极接触区。
可选地，所述阳极接触区包括第一阳极接触区、第二阳极接触区、第三阳极接触区及第四阳极接触区，所述第一阳极接触区、所述第二阳极接触区及所述第三阳极接触区在X方向上依次间隔设置且导电类型均为P型，所述第四阳极接触区位于所述第一阳极接触区与第二阳极接触区之间并与所述第一阳极接触区及所述第二阳极接触区接触，且所述第四阳极接触区为N型。
可选地，位于所述第二P型埋层上方且位于所述阳极接触区之间的所述N型缓冲区相互连通，并通过所述缺口与位于所述第二P型埋层下方的所述N型缓冲区连通。
可选地，所述栅介质层与所述栅导电层组成栅极结构及阳极短路控制栅结构，且所述栅极结构位于所述P型阱区的上表面，所述阳极短路控制栅结构位于所述第二P型埋层上方的所述N型缓冲区的上表面。
可选地，所述阳极短路控制栅结构包括第一控制栅结构、第二控制栅结构及第三控制栅结构，所述第一控制栅结构、所述第二控制栅结构及所述第三控制栅结构均间隔设置，所述第三控制栅结构及所述第二控制栅结构在Z方向上依次设置，且所述第三控制栅结构及所述第二控制栅结构在X方向上均位于所述第一控制栅结构的同一侧，所述第二控制栅结构与所述第一控制栅结构在X方向上的距离小于所述第三控制栅结构与所述第一控制栅结构在X方向上的距离，其中，所述Z方向垂直于所述X方向及所述Y方向。
可选地，所述晶体管结构在工作时包括单极模式和双极模式两种工作状态。
可选地，当所述晶体管结构的工作电压小于阈值时，所述晶体管结构工作在单极模式下，当所述晶体管结构的工作电压大于阈值时，所述晶体管结构转变双极模式工作，所述晶体管结构进入正常工作状态。
可选地，所述阈值为所述阳极接触区与位于所述第二P型埋层上方且位于所述阳极接触区间隙中的N型缓冲区之间的PN结导通电压。
可选地，当所述器件由单极模式转向双极模式时，所述阳极短路控制栅结构控制阳极短路状态以控制阳极的电压变化幅度。
如上所述，本发明的横向绝缘栅双极晶体管结构及其制备方法通过于P型阱区及N型缓冲区中分别设置第一P型埋层及具有缺口的第二P型埋层，并于第一P型埋层上方的阴极接触区，于第二P型埋层上方的X方向依次间隔设置第一阳极接触区、第二阳极接触区及第三阳极接触区，并设置位于所述第一阳极接触区与第二阳极接触区之间并与所述第一阳极接触区及所述第二阳极接触区接触的第四阳极接触区，再于位于所述第二P型埋层上方且位于所述阳极接触区之间的相互连通的N型缓冲区上设置阳极短路控制栅结构，以控制阳极的短路状态，有效的抑制了晶体管从单极模式转向双极模式时出现的负阻现象，还可以通过设计控制其产生负阻现象时的转折电压值。另外，该晶体管的制备工艺与SOI CMOS工艺兼容，具有高度产业利用价值。
附图说明
图1显示为本发明的横向绝缘栅双极晶体管结构的制备方法的流程图。
图2显示为本发明的横向绝缘栅双极晶体管结构的制备方法形成第一半导体层、第一绝缘层及第二半导体层后所呈现的剖面结构示意图。
图3显示为本发明的横向绝缘栅双极晶体管结构的制备方法形成第二绝缘层与第三半导体层后所呈现的剖面结构示意图。
图4显示为本发明的横向绝缘栅双极晶体管结构的制备方法形成P型阱区、N型漂移区及N型缓冲区后所呈现的剖面结构示意图。
图5显示为本发明的横向绝缘栅双极晶体管结构的制备方法形成第一P型埋层、具有缺口的第二P型埋层及隔离沟槽后所呈现的剖面结构示意图。
图6显示为本发明的横向绝缘栅双极晶体管结构的制备方法形成第一P型埋层、具有缺口的第二P型埋层及隔离沟槽后所呈现的立体结构示意图。
图7显示为本发明的横向绝缘栅双极晶体管结构的制备方法形成栅介质层后所呈现的剖面结构示意图。
图8显示为本发明的横向绝缘栅双极晶体管结构的制备方法形成栅导电层后所呈现的剖面结构示意图。
图9显示为本发明的横向绝缘栅双极晶体管结构的制备方法形成栅极结构、阳极短路控制栅结构后所呈现的剖面结构示意图。
图10显示为本发明形成的横向绝缘栅双极晶体管结构的剖面结构示意图。
图11显示为本发明的横向绝缘栅双极晶体管结构的第二半导体层顶部XZ平面的截面结构示意图。
图12显示为本发明的横向绝缘栅双极晶体管结构的立体结构示意图。
图13显示为本发明的横向绝缘栅双极晶体管结构的等效电路示意图。
图14显示为本发明的横向绝缘栅双极晶体管结构的不同短路阳极控制栅电压时阳极电压随阳极电流变化示意图。
元件标号说明：1 基底，11 第三半导体晶圆，111 第三半导体层，112 第二绝缘层，2 第一半导体晶圆，21第一半导体层，3 第二半导体晶圆，31 第一绝缘层，32 第二半导体层，321 P型阱区，3211 第一P型埋层，322 N型漂移区，323 N型缓冲区，3231 第二P型埋层，3232 缺口，324 阴极接触区，3241 P型阴极接触区，3242 N型阴极接触区，325 阳极接触区，3251 第一阳极接触区，3252 第二阳极接触区，3253 第三阳极接触区，3254 第四阳极接触区，4 隔离沟槽，41 隔离层，42 接触孔，5 栅介质层，6 第一导电层，61 栅极结构，62 阳极短路控制栅结构，621 第一控制栅结构，622 第二控制栅结构，623 第三控制栅结构，71 阴极电极层，72 阳极电极层，73 背栅极，8 等效电路图，81 阳极，82 漂移区电阻，83 阳极区电阻，84 阳极短路控制栅电压为0的I-V曲线，85 阳极短路控制栅电压小于0的I-V曲线，86 阳极短路控制栅电压大于0的I-V曲线。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种横向绝缘栅双极晶体管结构的制备方法，请参阅图1，显示为该横向绝缘栅双极晶体管结构的制备方法的流程图，包括以下步骤：
S1：提供一基底，所述基底包括在Y方向上依次堆叠的第一半导体层、第一绝缘层及第二半导体层，所述第二半导体层的导电类型为N型；
S2：于所述第二半导体层中形成在X方向上间隔设置的P型阱区及N型缓冲区，所述P型阱区及所述N型缓冲区之外的半导体层部分作为N型漂移区，所述X方向与所述Y方向垂直；
S3：形成第一P型埋层于所述P型阱区中，形成具有缺口的第二P型埋层于所述N型缓冲区中；
S4：依次形成栅介质层及栅导电层于所述第二半导体层上，并图形化所述栅导电层及所述栅介质层以得到栅极结构及阳极短路控制栅结构，所述栅极结构位于所述P型阱区的上表面，所述阳极短路控制栅结构位于所述N型缓冲区的上表面；
S5：形成阴极接触区于所述P型阱区中，形成阳极接触区于所述N型缓冲区中，所述阴极接触区位于所述第一P型埋层上方，所述阳极接触区位于所述第二P型埋层上方；
S6：形成阴极电极层及阳极电极层于所述第二半导体层上，所述阴极电极层的下表面与所述阴极接触区接触，所述阳极电极层的下表面与所述阳极接触区接触。
首先请参阅图2和图3，执行所述步骤S1：提供一基底1，所述基底1包括在Y方向上依次堆叠的第一半导体层21、第一绝缘层31及第二半导体层32，所述第二半导体层32的导电类型为N型。
具体的，所述第一半导体层21与所述第二半导体层32的导电类型相反。
作为示例，如图2所示，本实施例中采用键合法形成所述基底，具体包括选取第一半导体晶圆2及第二半导体晶圆3，所述第二半导体晶圆3的导电类型为N型，所述第一半导体晶圆2的导电类型与所述第二半导体晶圆3的导电类型相反，并分别于所述第一半导体晶圆2的上表面及所述第二半导体晶圆3的下表面形成氧化层，并将所述第一半导体晶圆2的氧化部分的上表面与所述第二半导体晶圆3的氧化部分的下表面对准贴合，再将所述第一半导体晶圆2与所述第二半导体晶圆3键合，以形成所述第一绝缘层31，再采用智能剥离技术减薄所述第一半导体晶圆2的下表面及所述第二半导体晶圆3上表面，并采用化学机械研磨法对减薄后的所述第一半导体晶圆2的下表面及所述第二半导体晶圆3上表面进行抛光，以形成所述第一半导体层21及所述第二半导体层32。
作为示例，在另一实施例中，也可采用注氧法形成所述第一绝缘层31。
作为示例，如图3所示，所述基底1还包括位于所述第一半导体层21下方的第二绝缘层112及位于所述第二绝缘层112下方的第三半导体层111。本实施例中，采用键合法形成所述第二绝缘层112及第三半导体层111，具体包括选取第三半导体晶圆11，分别于所述第一半导体晶圆2的下表面及所述第三半导体晶圆11的上表面形成氧化层，并将所述第一半导体晶圆2的氧化部分的下表面与所述第三半导体晶圆11的氧化部分的上表面对准贴合，再将所述第一半导体晶圆2与所述第二半导体晶圆11键合，以形成所述第三半导体层111及所述第二绝缘层112。
作为示例，在另一实施例中，也可采用注氧法形成所述第二绝缘层112。
具体的，所述第一绝缘层31的厚度范围是2~5μm，所述第二绝缘层112的厚度范围是2~5μm。所述第一半导体层21的厚度可以是6μm或其他合适的厚度，所述第二半导体层32的厚度可以是6μm或其他合适的厚度。
然后请参阅图4，执行所述步骤S2：于所述第二半导体层32中形成在X方向上间隔设置的P型阱区321及N型缓冲区323，所述P型阱区321及所述N型缓冲区323之外的半导体层部分作为N型漂移区322，所述X方向与所述Y方向垂直。
作为示例，形成所述P型阱区321的方法包括离子注入法或其他合适的方法，形成所述N-缓冲区323的方法包括离子注入法或其他合适的方法，其中，所述P型阱区321的掺杂浓度为2*1017/cm-3或其他合适的浓度，所述N-缓冲区323的掺杂浓度为1*1017/cm-3或其他合适的浓度，所述N-缓冲区323的深度为2.5μm或其他合适的深度，所述N-缓冲区323的Z方向的长度为5μm或其他合适的长度，所述N-漂移区34的掺杂浓度为2*1015/cm-3或其他合适的浓度，所述N-漂移区322的X方向的长度为30μm或其他合适长度。
具体的，对所述第二半导体层32进行离子注入工艺后还需要进行推进工艺以使杂质离子分布扩散。
再请参阅图5至图9，执行所述步骤S3与所述步骤S4：形成第一P型埋层3211于所述P型阱区321中，形成具有缺口3232的第二P型埋层3231于所述N型缓冲区323中；依次形成栅介质层5及栅导电层6于所述第二半导体层32上，并图形化所述栅导电层6及所述栅介质层5以得到所述栅极结构61及所述阳极短路控制栅结构62，所述栅极结构61位于所述P型阱区321的上表面，所述阳极短路控制栅结构62位于所述N型缓冲区323的上表面。
作为示例，于所述N型缓冲区323远离所述P型阱区321的一侧的所述第二半导体层32中形成隔离沟槽4，并于所述隔离沟槽4中填充隔离层。
具体的，如图5与图6所示，分别显示为形成所述第一P型埋层3211、所述第二P型埋层3231及所述隔离沟槽4之后所呈现的剖面结构示意图与立体结构示意图。
作为示例，形成所述第一P型埋层3211及所述第二P型埋层3231包括：
步骤S3-1：于所述第二半导体层上表面形成掩膜层，并图案化所述掩膜层；
步骤S3-2：基于图案化的所述掩膜层对所述第二半导体层进行离子注入以形成所述第一P型埋层及具有所述缺口的所述第二P型埋层，并去除所述掩膜层。
具体的，所述缺口3232的X方向长度为0.5μm或其他合适的长度，所述缺口3232的Z方向的长度为0.3μm或其他合适的长度。
作为示例，所述隔离沟槽4与所述N-缓冲区323紧邻，并贯穿所述第二半导体层32。
具体的，采用湿法刻蚀与干法刻蚀中的至少一种或其他适合的方法刻蚀所述第二半导体层32，直至暴露所述第一绝缘层31。
作为示例，填充所述隔离沟槽4以形成所述隔离层的方法包括化学气相沉积或其他合适的方法。
作为示例，如图7所示，于所述第二半导体层32的上表面形成一层栅介质层5，且形成所述栅介质层5的方法包括热氧化法及化学气相沉积法中的一种，或其他适合的方法。
具体的，所述栅介质层5的材质包括氧化硅或其他适合的材料。
作为示例，如图8所示，用化学气相沉积或其他适合的方法于所述栅介质层5的上表面形成所述第一导电层6。
具体的，所述第一导电层6的材质包括多晶硅或其他适合的材料。
作为示例，如图9所示，图案化所述栅导电层6及所述栅介质层5以于所述P型阱区321及所述N型缓冲区323的上表面分别形成所述栅极结构61及所述阳极短路控制栅结构62。
具体的，所述阳极短路控制栅结构62包括第一控制栅结构621、第二控制栅结构622及第三控制栅结构623，所述第一控制栅结构621、所述第二控制栅结构622及所述第三控制栅结构623均间隔设置，所述第三控制栅结构623及所述第二控制栅结构622在Z方向上依次设置，且所述第三控制栅结构623及所述第二控制栅结构622在X方向上均位于所述第一控制栅结构621的同一侧，所述第二控制栅结构622与所述第一控制栅结构621在X方向上的距离小于所述第三控制栅结构623与所述第一控制栅结构621在X方向上的距离，其中，所述Z方向垂直于所述X方向及所述Y方向。
再请参阅图10至图12，执行所述步骤S5与所述步骤S6：形成阴极接触区324于所述P型阱区321中，形成阳极接触区325于所述N型缓冲区323中，所述阴极接触区324位于所述第一P型埋层3211上方，所述阳极接触区325位于所述第二P型埋层3231上方；形成阴极电极层71及阳极电极层72于所述第二半导体层32上，所述阴极电极层71的下表面与所述阴极接触区接触324，所述阳极电极层72的下表面与所述阳极接触区325接触。
作为示例，如图10与图11所示，分别显示为形成的所述晶体管结构的剖面结构示意图及所述第二半导体层32顶部的XZ平面的截面示意图。
作为示例，形成的所述阴极接触区324包括在X方向上依次设置并形成相互接触的P型阴极接触区3241及N型阴极接触区。
作为示例，形成的所述阳极接触区325包括第一阳极接触区3251、第二阳极接触区3252、第三阳极接触区3253及第四阳极接触区3254，所述第一阳极接触区3251、所述第二阳极接触区3252及所述第三阳极接触区3253在X方向上依次间隔设置且导电类型均为P型，所述第四阳极接触区3254位于所述第一阳极接触区3251与所述第二阳极接触区3252之间，并与所述第一阳极接触区3251及所述第二阳极接触区3252接触，且所述第四阳极接触区3254为N型。
具体的，采用离子注入的方法同时形成所述P型阴极接触区3241、所述第一阳极接触区3251、所述第二阳极区3252及所述第三阳极区3253，采用离子注入的方法同时形成所述N型阴极接触区3242及所述第四阳极接触区3254。
作为示例，形成贯穿所述隔离层41及所述第一绝缘层31的接触孔42，所述接触孔42的底部显露出所述第一半导体层21，并形成背栅极73，所述背栅极73位于所述隔离层41上，并填充进所述接触孔42中。
具体的，如图12所示，显示为所述晶体管结构的立体结构示意图，所述缺口3232位于所述第三阳极接触区3253正下方的所述第二P型埋层3231的Z方向的顶部，且所述缺口3232的X方向长度与所述第三阳极接触区3253的X方向长度相同。
作为示例，形成所述阳极电极层72的方法包括电镀、物理气相沉积及溅射中的一种，或其他适合的方法，形成所述阴极电极层71的方法包括电镀、物理气相沉积及溅射中的一种，或其他适合的方法。
具体的，所述阴极电极层71、所述阳极电极层72同步制成。
具体的，通过分别于所述阳极电极层72、所述阴极电极层71、所述栅极结构61及所述背栅极73加上合适的电压以使所述晶体管结构工作，再于所述短路阳极控制栅结构62加上电压以改变所述晶体管结构进入正常工作时的转折电压。
本实施例的一种横向绝缘栅双极晶体管结构的制备方法，通过于所述第二P型埋层上形成所述第一阳极接触区3251、所述第二阳极接触区3252及所述第三阳极接触区，并于所述第一阳极接触区3251与所述第二阳极接触区3252之间形成所述第四阳极接触区3254，且所述第四阳极接触区3254与所述第一阳极接触区3251及所述第二阳极接触区3252接触，于所述第一阳极接触区3251、所述第二阳极接触区3252及所述第三阳极接触区3253之间相互连通的间隙的上表面形成阳极短路控制栅结构62，于所述所述第一阳极接触区3251、所述第二阳极接触区3252、所述第三阳极接触区3253所述第四阳极接触区3254的上表面形成阳极电极层72，通过控制所述阳极短路控制栅结构62上的电压控制所述晶体管结构进入正常工作时的转折电压；于所述N型缓冲区323的远离所述P型阱区321的一侧形成隔离层41，并于所述隔离层41形成贯穿所述隔离层41及所述绝缘层的背栅极73，使所述晶体管结构的各电极均简单的实现从上方引出，此外，该晶体管结构的制备工艺与SOI CMOS工艺兼容。
实施例二
本实施例中提供一种横向绝缘栅双极晶体管结构，请参阅图12，显示为该横向绝缘栅双极晶体管结构的立体结构示意图，包括基底1、栅介质层5、栅导电层6、阴极电极层71及阳极电极层72，其中，所述基底1包括在Y方向上依次堆叠的第一半导体层21、第一绝缘层31、第二半导体层32，所述第二半导体层32包括在X方向上间隔设置的P型阱区321、N型缓冲区323及N型漂移区322，所述P型阱区321中设有位于所述P型阱区321中的第一P型埋层3211、位于所述第一P型埋层3211上的阴极接触区324，所述N型缓冲区323设有位于所述N型缓冲区323中且具有缺口3232的第二P型埋层3231、位于所述第二P型埋层3231之上的阳极接触区325；所述栅介质层5位于所述P型阱区321及所述N型缓冲区323上，所述栅导电层6位于所述栅介质层5上，所述阴极电极层71位于所述阴极接触区324上，所述阳极电极层72位于所述阳极接触区325上。
作为示例，所述基底1还包括位于所述第一半导体层21下方的第二绝缘层112及位于所述第二绝缘层112下方的第三半导体层111，所述第二半导体层32的导电类型为N型，所述第一半导体层21的导电类型为P型。
作为示例，所述N型缓冲区323的X方向的一侧设有隔离层41，且所述隔离层41中设有于Y方向贯穿所述隔离层41及所述第一绝缘层31的背栅极73。
作为示例，所述阴极接触区324包括位于所述第一P型埋层3211上方且在X方向上依次设置的P型阴极接触区3241与N型阴极接触区3242。
作为示例，所述阳极接触区325包括第一阳极接触区3251、第二阳极接触区3252、第三阳极接触区3253及第四阳极接触区3254，所述第一阳极接触区3251、所述第二阳极接触区3252及所述第三阳极接触区3253在X方向上依次间隔设置且导电类型均为P型，所述第四阳极接触区3254位于所述第一阳极接触区3251与第二阳极接触区3252之间，并与所述第一阳极接触,3251及所述第二阳极接触区3252接触，且所述第四阳极接触区3254为N型。
作为示例，位于所述第二P型埋层3231上方且位于所述阳极接触区325之间的所述N型缓冲区323相互连通，并通过所述缺口3232与位于所述第二P型埋层3231下方的所述N型缓冲区323连通。
作为示例，所述栅介质层5与所述栅导电层6组成栅极结构61及阳极短路控制栅结构62，且所述栅极结构61位于所述P型阱区321的上表面，所述阳极短路控制栅结构62位于所述第二P型埋层3231上方的所述N型缓冲区323的上表面。
具体的，所述阳极短路控制栅结构62包括第一控制栅结构621、第二控制栅结构622及第三控制栅结构623，所述第一控制栅结构621、所述第二控制栅结构622及所述第三控制栅结构623均间隔设置，所述第三控制栅结构623及所述第二控制栅结构622在Z方向上依次设置，且所述第三控制栅结构623及所述第二控制栅结构622在X方向上均位于所述第一控制栅结构621的同一侧，所述第二控制栅结构622与所述第一控制栅结构621在X方向上的距离小于所述第三控制栅结构623与所述第一控制栅结构621在X方向上的距离，其中，所述Z方向垂直于所述X方向及所述Y方向。
作为示例，所述晶体管结构在工作时包括单极模式和双极模式两种工作状态。
具体的，如图13所示，显示为所述横向绝缘栅双极晶体管结构的等效电路图8，当所述晶体管结构的工作电压小于阈值时，所述晶体管结构工作在单极模式下，当所述晶体管结构的工作电压大于阈值时，所述晶体管结构转变双极模式工作，所述晶体管结构进入正常工作状态。
作为示例，所述阈值为所述阳极接触区325与位于所述第二P型埋层3231上方且位于所述阳极接触区325间隙中的所述N型缓冲区323之间的PN结导通电压。本实施例中，所述阈值为0.7V，当所述晶体管结构刚进入正向导通时，其工作在单极模式，随着电子电流的增加，当所述第阳极短路控制栅结构62下方的连通的所述N型缓冲区323抽取路径上的电压降达到0.7V（二极管典型开启电压），使P型阳极接触区与N型缓冲层PN结导通，所述进入双极模式。当所述晶体管结构从单极模式进入双极模式，负阻的转折电压Vsb可以表示成：
其中，V PN 是PN结的结压降(大约0.7V)；R ch 、R dri 和R SA 分别为沟道电阻、漂移区电阻82和阳极区电阻83。
具体的，如图14所示，显示为所述横向绝缘栅双极晶体管结构在阳极短路控制栅结构62上加不同控制电压的I-V曲线，其中呈现了阳极短路控制栅电压为0的I-V曲线84、阳极短路控制栅电压小于0的I-V曲线85及阳极短路控制栅电压大于0的I-V曲线86，当所述器件由单极模式转向双极模式时，所述阳极短路控制栅结构62控制所述阳极接触区325的短路状态以控制阳极81的电压变化幅度，即向所述短路阳极控制栅结构62上施加正向或者负向电压，可以使得N型缓冲层下方产生电子的耗尽和空穴反型，从而改变RSA的电阻值，最终控制所述晶体管结构的转折电压Vsb。
本实施例的横向绝缘栅双极晶体管结构，通过于所述第二P型埋层3231上设置将所述阳极接触区325间隔设置，并于所述阳极接触区325的连通间隙中的所述N型缓冲区323的上表面设置所述阳极短路控制栅结构62，以控制所述阳极接触区325与所述N型缓冲区323之间的PN结导通状态，进而控制所述晶体管结构从单极模式进入双极模式时的转折电压值；并于所述N型缓冲区323的远离所述P型阱区321的一侧设置贯穿所述第二半导体层32的隔离层41及贯穿所述隔离层41与所述第一绝缘层31的背栅极73，以使所述晶体管结构的电极设在同侧，方便所述晶体管结构的电极引线。
综上所述，本发明的一种横向绝缘栅双极晶体管结构及其制备方法通过对阳极接触区进行设计，将阳极接触区间隔设置于具有缺口的第二P型埋层之上，并通过于阳极接触区的间隙中的N型缓冲区的上表面设置阳极短路控制栅结构以控制阳极接触区与N型缓冲区之间的PN结的导通状态，进而控制所述晶体管结构进入双极模式时阳极的电压值，并于N型缓冲区的远离P型阱区的一侧设置贯穿第二半导体层的隔离层及贯穿隔离层和第一绝缘层的背栅极，以使所述晶体管结构的电极设在同侧，方便所述晶体管结构的电极引线，此外，该晶体管的制备工艺与SOI CMOS工艺兼容。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
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