基于soi工艺的堆叠层栅极mos场效应管及制备方法
阅读说明：本技术 基于soi工艺的堆叠层栅极mos场效应管及制备方法 (Stacked grid MOS field effect transistor based on SOI process and preparation method ) 是由 刘红侠 杨亚芳 陈树鹏 王树龙 于 2021-08-05 设计创作，主要内容包括：本发明涉及一种基于SOI工艺的堆叠层栅极MOS场效应管及制备方法,主要解决常规器件可靠性差的问题。其自下而上包括：N型衬底层(1)、隐埋氧化层(2)、体区(3)、栅氧化层(8)、氮化硅阻抗层(9)和多晶硅层(10)；体区(3)两侧是浅槽隔离结构(4)；多晶硅层(10)两侧是Si-(3)N-(4)侧墙(11)；Si-(3)N-(4)侧墙(11)下方是轻掺杂源漏区(5)；轻掺杂源漏区(5)左侧与浅槽隔离结构(4)右侧之间是源极有源区(7),轻掺杂源漏区(5)右侧与浅槽隔离结构(4)左侧之间是漏极有源区(6)。本发明由于引入了氮化硅阻抗层,有效地抑制器件中的NBTI效应,提高了器件可靠性,可用于制作半导体集成电路。(The invention relates to a stacked grid MOS field effect transistor based on an SOI process and a preparation method thereof, which mainly solve the problem of poor reliability of conventional devices. It includes from bottom to top: the transistor comprises an N-type substrate layer (1), a buried oxide layer (2), a body region (3), a gate oxide layer (8), a silicon nitride resistance layer (9) and a polycrystalline silicon layer (10); shallow trench isolation structures (4) are arranged on two sides of the body region (3); both sides of the polysilicon layer (10) are Si 3 N 4 A sidewall (11); si 3 N 4 A lightly doped source drain region (5) is arranged below the side wall (11); a source active region (7) is arranged between the left side of the lightly doped source drain region (5) and the right side of the shallow trench isolation structure (4), and a drain active region (6) is arranged between the right side of the lightly doped source drain region (5) and the left side of the shallow trench isolation structure (4). The invention is due to the guideThe silicon nitride resistance layer is added, so that the NBTI effect in the device is effectively inhibited, the reliability of the device is improved, and the silicon nitride resistance layer can be used for manufacturing a semiconductor integrated circuit.)
技术领域
本发明属于半导体器件技术领域，特别涉及一种MOS场效应管，可用于制作半导体集成电路。
背景技术
随着半导体集成电路的集成度不断提高，MOS器件的特征尺寸越来越小，然而在器件尺寸缩小的同时，其工作电压不能同比例地降低，这使得栅氧化层的电场相对升高，从而导致一些器件可靠性问题的出现，如热载流子效应HCI、负偏置不稳定性效应NBTI变得更加严重。其中，NBTI效应是指在高温下对PMOS器件施加负偏置电压而引起的一系列电学参数的退化，包括阈值电压负向漂移、跨导减小以及漏电流减小等，从而导致PMOS器件更加容易失效，可靠性较低。
NBTI效应的产生主要是由于Si/SiO2界面态的形成，其中氢气和水汽是引起NBTI效应发生的两种主要物质。随着栅氧化层的厚度减小，NBTI效应对PMOS器件可靠性的影响也越来越大，如何有效抑制NBTI效应成为半导体行业面临的严峻挑战。
在现有技术中，通常用以下两种方法来抑制PMOS器件中的NBTI效应，其中，第一种方法是通过在栅氧化层中掺氮和氮化处理来减少在PMOS中的硼扩散，从而改善PMOS器件可靠性，但需要控制氮的含量，因为高于额定浓度的氮会由于增大了介质层内的固定电荷密度而导致NBTI退化的增强。第二种方法是通过向栅氧化层中注入氟离子来抑制PMOS器件中的NBTI效应，但可能会因为过高的氟含量，使Si-F键成为栅介质层中的缺陷源而引起栅氧化层击穿，导致器件可靠性降低。
上述两种方法均需要精确控制掺入离子的浓度，增加了工艺难度和制造成本。
发明内容
本发明的目的在于针对上述现有技术的不足，提出一种基于SOI工艺的堆叠层栅极MOS场效应管及制备方法，以通过将多晶硅层与氮化钛阻挡层组合，形成的栅极结构来抑制MOS器件中的NBTI效应，提高MOS器件可靠性，并降低器件制造过程中的工艺难度和成本。
实现本发明目的的技术方案如下：
1、一种基于SOI工艺的堆叠层栅极MOS场效应管，自下而上包括N型衬底层(1)、隐埋氧化层(2)、体区(3)、栅氧化层(8)和多晶硅层(10)；该体区(3)两侧是浅槽隔离结构(4)；该多晶硅层(10)两侧是Si3N4侧墙(11)；该Si3N4侧墙(11)下方是轻掺杂源漏区(5)；该轻掺杂源漏区(5)左侧与浅槽隔离结构(4)右侧之间是源极有源区(7)，该轻掺杂源漏区(5)右侧与浅槽隔离结构(4)左侧之间是漏极有源区(6)，其特征在于：
所述栅氧化层(8)与所述多晶硅层(10)中间添加有一层厚度为2-5nm的氮化钛阻挡层(9)，以抑制MOS器件中的NBTI效应，提高MOS器件可靠性。
作为优选，所述N型衬底层(1)，掺杂有浓度为1×1015cm-3的N型离子；所述体区(3)，掺杂有浓度为5×1017cm-3的砷离子；所述多晶硅层(10)，掺杂有浓度为1×1019cm-3-1×1020cm-3的硼离子；
作为优选，所述轻掺杂源漏区(5)，掺杂有浓度为1×1018-1×1019cm-3的硼离子；所述漏极有源区(6)和源极有源区(7)，掺杂有浓度均为1×1019-1×1020cm-3的硼离子。
作为优选，所述隐埋氧化层(2)的厚度是100-200nm；所述栅氧化层(8)的厚度为2-4nm。
2、一种基于SOI工艺的堆叠层栅极MOS场效应管的制备方法，其特征在于，包括：
1)制备SOI基板：
1a)选取两块相同尺寸的硅片，利用干氧氧化法在第一硅片上形成隐埋氧化层(2)，再对该硅片进行活化处理；
1b)将H+离子注入第二硅片，并将活化处理后的第一硅片与该硅片进行低温键合处理和热处理，以形成SOI基板；
2)通过湿法刻蚀工艺去除所述SOI基板上的硅层，再对该SOI基板进行离子掺杂得到N型衬底层(1)；
3)在隐埋氧化层(2)上外延生长硅层，再对该硅层进行掺杂形成体区(3)；
4)制备浅槽隔离结构(4)：
4a)采用干氧氧化法在体区(3)上方生长第一SiO2缓冲层，在该SiO2缓冲层上生长第一Si3N4保护层，再在该Si3N4保护层上涂抹光刻胶；
4b)通过曝光和刻蚀去除体区(3)两侧的单晶硅层、第一SiO2缓冲层、第一Si3N4保护层和光刻胶，形成隔离区槽；
4c)在隔离区槽内填充SiO2，形成浅槽隔离结构(4)；
5)利用干氧氧化法在所述体区(3)上方制备栅氧化层(8)；
6)制备堆叠层栅极：
6a)利用射频溅射法在所述栅氧化层(8)上生成氮化钛阻挡层(9)；
6b)通过化学气相淀积法在氮化钛阻挡层(9)上淀积一层多晶硅，并通过干氧氧化工艺在该多晶硅上方生长第二SiO2缓冲层，再在该缓冲层上旋涂光刻胶；
6c)通过曝光在该光刻胶上刻蚀出栅极的注入窗口，再在该窗口进行离子注入，形成重掺杂多晶硅层(10)，完成堆叠层栅极的制备，并去除剩余的光刻胶和第二SiO2缓冲层；
7)制备轻掺杂源漏区(5)：
7a)通过干氧氧化法在多晶硅层(10)和体区(3)上方生长第三SiO2缓冲层，再在该SiO2缓冲层上旋涂光刻胶；
7b)通过曝光在多晶硅层(10)两侧和部分体区(3)上方的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，再在该窗口进行离子注入，得到轻掺杂源漏区(5)，并去除剩余的光刻胶和第三SiO2缓冲层；
8)制备Si3N4侧墙(11)；
8a)通过干氧氧化法在栅极两侧、体区(3)上方生长第四SiO2缓冲层，再在该缓冲层上生长第二Si3N4保护层，并在该保护层上涂抹光刻胶；
8b)通过曝光在轻掺杂源漏区(5)上方的光刻胶上刻蚀出注入窗口，并在该窗口对Si3N4保护层进行反应离子刻蚀，形成Si3N4侧墙(11)，并去除剩余的第四SiO2缓冲层、第二Si3N4保护层和光刻胶；
9)制备漏极有源区(6)和源极有源区(7)：
9a)利用干氧氧化法在Si3N4侧墙(11)两侧、体区(3)上方生长第五SiO2缓冲层，并在该缓冲层上旋涂光刻胶；
9b)通过曝光在Si3N4侧墙(11)两侧的光刻胶上刻蚀出注入窗口，再对该注入窗口进行离子注入，形成漏极有源区(6)和源极有源区(7)，并去除剩余的第五SiO2缓冲层和光刻胶，完成器件制作。
本发明与现有技术相比，具有如下优点：
1.本发明由于引入了堆叠层栅极结构，可通过氮化钛阻挡层阻挡栅极内杂质的扩散，提高了Si/SiO2界面质量，减小了栅氧化层中的固定电荷和界面处的陷阱电荷，进而抑制了MOS器件中的NBTI效应，增强了MOS器件的可靠性。
2.本发明与现有工艺技术相比，由于只增加了一层利用射频溅射法生成的氮化钛阻挡层，因此没有增加复杂的工艺和高的成本，且在面积上也没有增加，不影响集成电路的集成度。
附图说明
图1是现有技术中的常规器件结构示意图；
图2是本发明基于SOI工艺的堆叠层栅极MOS场效应管的结构图；
图3是图2场效应管的局部截面放大图；
图4是本发明制备图2场效应管的方法流程示意图；
图5是本发明器件的界面陷阱浓度随时间变化结果示意图；
图6是常规器件与本发明实施例1器件关于NBTI退化的对比结果示意图；
图7是常规器件与本发明实施例2器件关于NBTI退化的对比结果示意图。
具体实施方式
下面结合附图对本发明的具体实施例和效果做进一步详细的描述。
参照图1，该常规器件结构自下而上包括：N型衬底层1、隐埋氧化层2、体区3、栅氧化层8和多晶硅层10；该体区3两侧是浅槽隔离结构4；该多晶硅层10两侧是Si3N4侧墙11；该Si3N4侧墙11下方是轻掺杂源漏区5；该轻掺杂源漏区5左侧与浅槽隔离结构4右侧之间是源极有源区7，该轻掺杂源漏区5右侧与浅槽隔离结构4左侧之间是漏极有源区6。
参照图2和图3，本发明器件结构是在图1所述栅氧化层8与所述多晶硅层10中间添加有一层厚度为2-5nm的氮化钛阻挡层9，以抑制MOS器件中的NBTI效应，提高MOS器件可靠性。
参照图4，本发明制备图2所示场效应管的方法给出如下三种实施例：
实施例1，制作氮化钛阻挡层厚度为2nm、栅氧化层厚度为2nm、轻掺杂源漏区掺杂浓度为1×1018cm-3的堆叠层栅极MOS场效应管。
步骤1，制备SOI基板。
1a)选取两块相同尺寸的硅片，利用干氧氧化法在1250℃下在第一硅片上生长厚度为145nm的隐埋氧化层，并对该硅片进行活化处理，再对第二硅片进行H+离子注入，完成后对两块硅片进行键合；
1b)键合完成后，对键合片进行热处理，形成SOI基板，进一步在1100℃下进行高温退火处理，增加键合强度，之后采用化学机械抛光对于硅膜面进行平整度处理，完成SOI基板制备。
步骤2，通过湿法刻蚀工艺去除SOI基板上的硅层，并对该基板进行浓度为1×1015cm-3的N型离子掺杂，得到N型衬底层。
步骤3，通过外延法在SOI基板上生长硅层，并对该硅层进行浓度为5×1017cm-3的砷离子掺杂，形成体区。
步骤4，制备浅槽隔离结构。
4a)通过干氧氧化法在1250℃的温度下在体区上方生长一层SiO2缓冲层，并在该缓冲层上生长Si3N4保护层，再在该保护层上旋涂一层光刻胶；
4b)通过曝光和刻蚀去掉体区两侧的硅层、SiO2缓冲层、Si3N4保护层和光刻胶，形成浅槽隔离区槽；
4c)使用化学气相淀积的方法在550℃的温度下在浅槽隔离区槽内生长SiO2，并进行化学机械抛光，之后清洗光刻胶，并在温度为185℃的热磷酸液中去除SiO2缓冲层与Si3N4保护层。
步骤5，制备栅氧化层。
5a)通过干氧氧化法在1200℃的温度下在体区上方生长一层牺牲氧化层，再使用HF溶液去除该牺牲氧化层，使得体区表面更加洁净；
5b)通过干氧氧化法在1200℃的温度下在体区上方生长厚度为2nm的二氧化硅层，此二氧化硅层即为栅氧化层。
步骤6，制备堆叠层栅极。
6a)利用射频溅射法在栅氧化层上方生成厚度为2nm的氮化钛阻挡层；
6b)利用化学气相淀积法在600℃的温度下在氮化钛阻挡层上生长多晶硅层，并通过干氧氧化法在该多晶硅层上生长一层SiO2缓冲层，再在该缓冲层上旋涂一层光刻胶；
6c)通过曝光在该光刻胶上刻蚀出注入窗口，并在该窗口进行浓度为1×1019cm-3的硼离子注入，形成重掺杂多晶硅层，完成堆叠层栅极的制备，之后清洗掉剩余的光刻胶和SiO2缓冲层。
步骤7，制备轻掺杂源漏区。
7a)通过干氧氧化法在1250℃的温度下在多晶硅层和体区上方生长SiO2缓冲层，并在该缓冲层上旋涂一层光刻胶；
7b)通过曝光在栅极两侧、部分体区上方的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入峰值浓度为1×1018cm-3的硼离子，杂质注入分布采用高斯函数解析，形成轻掺杂源漏区，之后清洗掉剩余的光刻胶和SiO2缓冲层。
步骤8，制备Si3N4侧墙。
8a)通过干氧氧化法在栅极两侧、体区上方生长SiO2缓冲层，并在该缓冲层上生长Si3N4保护层，再在该保护层上旋涂一层光刻胶；
8b)通过曝光在栅极两侧、部分体区上方的光刻胶上刻蚀出注入窗口，并在该窗口内对Si3N4保护层进行反应离子刻蚀形成Si3N4侧墙，之后去除剩余的SiO2缓冲层、Si3N4保护层和光刻胶。
步骤9，制备漏极有源区和源极有源区。
9a)通过干氧氧化法在Si3N4侧墙两侧、体区上方生长一层SiO2缓冲层，在该缓冲层上旋涂一层光刻胶；
9b)通过曝光在Si3N4侧墙两侧的光刻胶上刻蚀出源漏区的注入窗口，并对该窗口内部进行峰值浓度1×1020cm-3的硼离子注入，其中杂质注入分布采用高斯函数解析，形成漏极有源区和源极有源区，最后清洗掉剩余的SiO2缓冲层和光刻胶。
步骤10，源漏区掺杂完成后，使用氢氟酸HF溶液除去表面氧化物，完成基于SOI工艺的堆叠层栅极MOS场效应管的制作。
实施例2，制作氮化钛阻挡层厚度为3nm、栅氧化层厚度为3nm、轻掺杂源漏区掺杂浓度为5×1018cm-3的堆叠层栅极MOS场效应管。
步骤一，制备SOI基板。
本步骤具体实现与实施例1中步骤1相同。
步骤二，制备N型衬底层。
本步骤具体实现与实施例1中步骤2相同。
步骤三，制备体区。
本步骤具体实现与实施例1中步骤3相同。
步骤四，制备浅槽隔离结构。
本步骤具体实现与实施例1中步骤4相同。
步骤五，制备栅氧化层。
5.1)通过干氧氧化法在1200℃的温度下在体区上方生长一层牺牲氧化层，再使用HF溶液去除该牺牲氧化层，使体区表面更加洁净；
5.2)通过干氧氧化法在1200℃下在体区上方生长厚度为3nm的二氧化硅层，此二氧化硅层即为栅氧化层。
步骤六，制备堆叠层栅极。
6.1)利用射频溅射法在栅氧化层上方生成厚度为3nm的氮化钛阻挡层；
6.2)利用化学气相淀积法在600℃的温度下在氮化钛阻挡层上生长一层多晶硅，并通过干氧氧化法在该多晶硅层上生长一层SiO2缓冲层，再在该缓冲层上旋涂一层光刻胶；
6.3)通过曝光在该光刻胶上刻蚀出注入窗口，并在该窗口进行浓度为5×1019cm-3的硼离子注入，形成重掺杂多晶硅层，完成堆叠层栅极的制备，之后清洗掉剩余的光刻胶和SiO2缓冲层。
步骤七，制备轻掺杂源漏区。
7.1)通过干氧氧化法在1250℃的温度下在多晶硅层和体区上方生长SiO2缓冲层，并在该缓冲层上旋涂一层光刻胶；
7.2)通过曝光在栅极两侧、部分体区上方的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入峰值浓度为5×1018cm-3的硼离子，杂质注入分布采用高斯函数解析，形成轻掺杂源漏区，之后清洗掉剩余的光刻胶和SiO2缓冲层。
步骤八，在栅极两侧分别制备Si3N4侧墙。
本步骤具体实现与实施例1中步骤8相同。
步骤九，制备漏极有源区和源极有源区。
本步骤具体实现与实施例1中步骤9相同。
步骤十，源漏区掺杂完成后，使用氢氟酸HF溶液除去表面氧化物，完成基于SOI工艺的堆叠层栅极MOS场效应管的制作。
实施例3，制作氮化钛阻挡层厚度为5nm、栅氧化层厚度为4nm、轻掺杂源漏区掺杂浓度为1×1019cm-3的堆叠层栅极MOS场效应管。
步骤A，制备SOI基板。
本步骤具体实现与实施例1中步骤1相同。
步骤B，制备N型衬底层。
本步骤具体实现与实施例1中步骤2相同。
步骤C，制备体区。
本步骤具体实现与实施例1中步骤3相同。
步骤D，制备浅槽隔离结构。
本步骤具体实现与实施例1中步骤4相同。
步骤E，制备栅氧化层。
E1)通过干氧氧化法在1200℃的温度下在体区上方生长一层牺牲氧化层，再使用HF溶液去除该牺牲氧化层，使体区表面更加洁净；
E2)通过干氧氧化法在1200℃下在体区上方生长厚度为4nm的二氧化硅层，此二氧化硅层即为栅氧化层。
步骤F，制备堆叠层栅极。
F1)利用射频溅射法在栅氧化层上方生成厚度为5nm的氮化钛阻挡层；
F2)利用化学气相淀积法在600℃的温度下在氮化钛阻挡层上生长一层多晶硅，并通过干氧氧化法在该多晶硅层上生长一层SiO2缓冲层，再在该缓冲层上旋涂一层光刻胶；
F3)通过曝光在该光刻胶上刻蚀出注入窗口，并在该窗口进行浓度为1×1020cm-3的硼离子注入，形成重掺杂多晶硅层，完成堆叠层栅极的制备，之后清洗掉剩余的光刻胶和SiO2缓冲层。
步骤G，制备轻掺杂源漏区。
G1)通过干氧氧化法在1250℃的温度下在多晶硅层和体区上方生长SiO2缓冲层，并在该缓冲层上旋涂一层光刻胶；
G2)通过曝光在栅极两侧、部分体区上方的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入峰值浓度为1×1019cm-3的硼离子，杂质注入分布采用高斯函数解析，形成轻掺杂源漏区，之后清洗掉剩余的光刻胶和SiO2缓冲层。
步骤H，在栅极两侧分别制备Si3N4侧墙。
本步骤具体实现与实施例1中步骤8相同。
步骤I，制备漏极有源区和源极有源区。
本步骤具体实现与实施例1中步骤9相同。
步骤J，源漏区掺杂完成后，使用氢氟酸HF溶液除去表面氧化物，完成基于SOI工艺的堆叠层栅极MOS场效应管的制作。
本发明的效果可以通过以下仿真实验进一步说明：
一.仿真条件设置：
应力温度设置：400K；
应力栅压设置：-2V；
应力时间设置：1s、10s、30s、50s、100s、300s、500s、1000s；
施加应力期间，源极、漏极及衬底接地；
转移特性曲线测试条件：漏极电压Vd设置为-0.1V，栅极电压Vg设置为从0V扫描到-1.2V，其它接地。
二.仿真内容：
仿真1，利用上述仿真参数对本发明实施例1器件和常规器件分别进行应力前后的界面陷阱浓度随时间变化关系仿真，结果如图5所示。从图5中可以看出常规器件与本发明器件在相同应力条件下，其界面陷阱浓度都随应力时间的增加而迅速增大，但本发明器件的界面陷阱浓度明显小于常规器件。
仿真2，利用上述仿真参数对本发明实施例1器件和常规器件分别进行应力前后的电学特性仿真，结果如图6所示，其中，图6(a)是常规器件应力前后的转移特性曲线，图6(b)是实施例1器件应力前后的转移特性曲线；图6(c)是常规器件与本发明器件应力后的阈值电压退化量随时间变化的对比曲线，图6(d)是常规器件与本发明器件应力后的饱和漏电流退化量随时间变化的对比曲线。
从图6(a)和6(b)中可以看出应力后常规器件与本发明器件均发生了阈值电压负向漂移、漏电流减小、跨导减小等退化，但本发明器件的参数退化明显小于常规器件。
从图6(c)和6(d)中可以看出应力后常规器件与本发明器件的阈值电压退化量及饱和电流退化量均随应力时间的增大而增大，但本发明器件的阈值电压退化量及饱和漏电流退化量明显小于常规器件。
仿真3，利用上述仿真参数对本发明实施例2器件和常规器件分别进行应力前后的电学特性仿真，结果图7所示，其中，图7(a)是常规器件应力前后的转移特性曲线，图7(b)是实施例2器件应力前后的转移特性曲线；图7(c)是常规器件与本发明器件应力后的阈值电压退化量随时间变化的对比曲线，图7(d)是常规器件与本发明器件应力后的饱和漏电流退化量随时间变化的对比曲线。
从图7(a)和7(b)中可以看出，常规器件与本发明器件均发生了阈值电压负向漂移、漏电流减小、跨导减小的退化，但本发明器件的敏感参数退化明显小于常规器件。
从图7(c)和7(d)中可以看出常规器件与本发明器件的阈值电压退化量和饱和漏电流退化量均随应力时间的增大而增大，但本发明器件的阈值电压退化量及饱和漏电流退化量明显小于常规器件。
仿真结果表明，本发明器件明显具有抑制NBTI效应的能力，在相同应力条件下，本发明器件的阈值电压退化量以及饱和漏电流退化量都明显小于常规器件，这使本发明器件相较于常规器件而言具有更长的寿命，表明本发明器件比常规器件具有更高的可靠性。
以上内容本发明的三个具体实例，不构成对本发明的任何限制，显然，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，但这些都应当视为属于本发明的保护范围。
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