具体实施方式

以下揭示内容提供了用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述组件、材料、值、步骤、操作、材料、布置等的特定实例用以简化本案的一实施例。当然，这些仅为实例，并不旨在进行限制。可以预期其他组件、值、操作、材料、布置等。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一及第二特征直接接触形成的实施例，并且亦可包括其中在第一与第二特征之间形成附加特征的实施例，以使得第一及第二特征可以不直接接触。此外，本案的一实施例可以在各个实例中重复元件符号及/或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下”、“下方”、“在...上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的方位之外，空间相对术语意在涵盖装置在使用或操作中的不同方位。装置可以其他方式定向(旋转90度或以其他方位)，并且在此使用的空间相对描述语亦可被相应地解释。

根据一些实施例，记忆体单元包括一或更多个可程序化电阻器及控制晶体管。在一态样中，可程序化电阻器包括用于形成晶体管的一栅极结构及一或更多个源极/漏极结构。每个可程序化电阻器可储存1位元数据。可通过对栅极结构施加电压来设定可程序化电阻器的电阻，同时启用控制晶体管。可通过感测通过可程序化电阻器的电流来读取由可程序化电阻器储存的数据，同时禁用控制晶体管。

在一态样中，通过相同类型的元件实现可程序化电阻器及控制晶体管，以达到各种优点。例如：可程序化电阻器及控制晶体管包括用于形成晶体管(例如金属氧化物半导体场效晶体管(MOSFET))的元件，例如：栅极结构及源极/漏极结构。通过以相同类型的元件实现可程序化电阻器及控制晶体管，可简化用于形成记忆体单元的制程。另外，通过实现包括可程序化电阻器及控制晶体管的记忆体单元，可在经减少的区域内以压缩形式实现记忆体单元。

图1是根据一实施例的记忆体系统100的示意图。在一些实施例中，将记忆体系统100实现为一集成电路。在一些实施例中，记忆体系统100包括记忆体控制器105及记忆体阵列120。记忆体阵列120可包括以二维或三维阵列布置的多个储存电路或记忆体单元125。每个记忆体单元125可连接至对应的栅极线GL及对应的位元线BL。每个栅极线GL可包括任一导电材料。记忆体控制器105可根据通过栅极线GL及位元线BL的电子信号，将数据写入至记忆体阵列120或自记忆体阵列120读取数据。在其他实施例中，记忆体系统100包括比图1中所示的元件更多或更少或不同的元件。

记忆体阵列120为储存数据的硬件元件。在一态样中，将记忆体阵列120实现为半导体记忆体装置。记忆体阵列120包括多个储存电路或记忆体单元125。在一些实施例中，记忆体阵列120包括栅极线GL0、GL1……GLJ及位元线BL0、BL1……BLK，每个栅极线沿第一方向(例如X方向)延伸，每个位元线沿第二方向(例如Y方向)延伸。栅极线GL及位元线BL可为导电金属或导电轨。每个栅极线GL可包括字元线及控制线。在一态样中，每个记忆体单元125连接至对应的栅极线GL及对应的位元线BL，且可根据通过对应栅极线GL及对应位元线BL的电压或电流来操作。在一态样中，每个记忆体单元125可为非挥发性记忆体单元，并可包括两个或更多个可程序化电阻器及控制晶体管，且可将两个或更多个可程序化电阻器及控制晶体管实现为用于形成晶体管(例如金属氧化物半导体场效晶体管(MOSFET)、鳍式场效晶体管(FinFET)、栅极全环绕场效晶体管(GAAFET)或任何晶体管)的元件。在一些实施例中，记忆体阵列120包括额外线(例如感测线、参考线、参考控制线、电源轨等)，出于简洁性的目的未绘示此等线。

记忆体控制器105为控制记忆体阵列120的操作的硬件元件。记忆体控制器105可实现为数字逻辑电路、状态机、现场可编程门阵列、特定应用程序集成电路或其任何组合。在一些实施例中，记忆体控制器105包括位元线控制器112、栅极线控制器114及时序控制器110。在一配置中，栅极线控制器114为一电路，上述电路通过记忆体阵列120的一或更多个栅极线GL提供电压或电流。在一态样中，位元线控制器112为一电路，上述电路通过记忆体阵列120的一或更多个位元线BL提供电压或电流，且通过一或更多个感测线自记忆体阵列120感测电压或电流。在一配置中，时序控制器110为一电路，上述电路向栅极线控制器114及位元线控制器112提供控制信号或时钟信号，以同步位元线控制器112与栅极线控制器114的操作。位元线控制器112可连接至记忆体阵列120的位元线BL及感测线，栅极线控制器114可连接至记忆体阵列120的栅极线GL。在一实例中，为了将数据写入至记忆体单元125，栅极线控制器114通过连接至记忆体单元125的栅极线GL对记忆体单元125施加电压或电流，且位元线控制器112通过连接至记忆体单元125的位元线BL对记忆体单元125施加一电压或电流，上述电压或电流对应于待存入的数据。在一实例中，为了自记忆体单元125读取数据，栅极线控制器114通过连接至记忆体单元125的栅极线GL对记忆体单元125提供电压或电流，且位元线控制器112通过连接至记忆体单元125的感测线，感测一电压或电流，上述电压或电流对应于由记忆体单元125储存的数据。在一些实施例中，记忆体系统105包括比图1中所示的元件更多或更少或不同的元件。

图2是根据一实施例的例示性记忆体单元125A的示意图。在一些实施例中，记忆体单元125A包括控制晶体管Tctrl以及可程序化电阻器R1、R2。这些元件可一起运行以储存2位元数据，其中可程序化电阻器R1、R2中每一者可储存一个对应的1位元数据。在一些实施例中，将控制晶体管Tctrl及可程序化电阻器R1、R2实现为用于形成晶体管的元件(例如源极/漏极结构(亦称为“掺杂区域”)、栅极结构等)。在一些实施例中，记忆体单元125A包括比图2中所示的元件更多或更少或不同的元件。在一些实施例中，记忆体单元125A包括一或更多个额外的可程序化电阻器。在一些实施例中，记忆体单元125A包括一个可程序化电阻器，而非两个可程序化电阻器R1、R2。

在一配置中，控制晶体管Tctrl包括耦接至位元线BL的第一源极/漏极结构、耦接至字元线WL的栅极结构以及耦接至输出节点Nout的第二源极/漏极结构。在一配置中，第一可程序化电阻器R1包括耦接至输出节点Nout的源极/漏极结构，以及耦接至第一控制线CL1的栅极结构。在一配置中，第二可程序化电阻器R2包括耦接至输出节点Nout的源极/漏极结构，以及耦接至第一控制线CL2的栅极结构。在一些实施例中，可程序化电阻器R1的源极/漏极结构及可程序化电阻器R2的源极/漏极结构可实现为单一元件，以实现面积效率。在一些实施例中，可程序化电阻器R1的源极/漏极结构及可程序化电阻器R2的源极/漏极结构可实现为不同的元件，可程序化电阻器R1、R2中的每一者可能缺乏源极/漏极结构，或包括电性浮动的源极/漏极结构。因此，得以将可程序化电阻器R1、R2中每一者模型化或表示为具有浮动电极的晶体管。

在一态样中，可程序化电阻器R1、R2中每一者包括具有可配置电阻的介电层。在一态样中，介电层是设置于栅极结构与源极/漏极区域之间的导电长丝，上述导电长丝用于形成晶体管。介电层可包括具有高导电率的氮化钛(TiN)/二氧化铪(HfO2)/二氧化硅(SiO2)。通过在可程序化电阻器R的栅极结构与源极/漏极结构之间施加电压，可设定或改变可程序化电阻器R的电阻。参照图4A至图4C，下文提供将数据写入至可程序化电阻器R1、R2的实例，以及自可程序化电阻器R1、R2读取数据的实例。通过改变或设定介电层的电阻，可程序化电阻器R能以相同的元件(例如：用于形成晶体管的栅极结构与源极/漏极结构)来实现。

图3是示出根据一实施例具有不同电阻的可程序化电阻器R的图。在一实例中，通过施加一横跨在栅极结构与源极/漏极结构的高电压，可程序化电阻器R可具有低电阻态(LRS)。横跨栅极结构与源极/漏极结构的高电压可导致大电场，这导致可程序化电阻器R1、R2具有低电阻(例如小于10kΩ)。栅极结构可对应于顶部电极，源极/漏极结构可对应于底部电极。在一实例中，通过在可程序化电阻器R中施加高电流，可程序化电阻器R可具有高电阻态(HRS)。通过可程序化电阻器R的电流可导致介电层中氧空位的重组，使得可程序化电阻器R可具有高电阻(例如大于50kΩ)，通过改变或配置可程序化电阻器R的电阻，记忆体单元125可储存1位元数据。

图4A是根据一实施例示出施加至图2的记忆体单元125A的电压，以在预设时段期间预设记忆体单元125A的示意图。记忆体控制器105可在预设时段期间施加各种电压给耦接至晶体管Tctrl的栅极结构的字元线WL、耦接至控制晶体管Tctrl的源极结构的位元线BL、耦接至可程序化电阻器R1的栅极结构的控制线CL1以及耦接至可程序化电阻器R2的栅极结构的控制线CL2，以用于配置或设定可程序化电阻器R1、R2以具有相同的电阻。在一态样中，在预设时段期间，记忆体控制器105对字元线WL施加电压V11(例如0.4～1.2V)，并对位元线BL施加接地电压(例如0V)，也对控制线CL1、CL2施加电压V12(例如4～6V)。电压V11可大于控制晶体管Tctrl的临界电压，以启用控制晶体管Tctrl。当启用控制晶体管Tctrl时，可对输出节点Nout施加来自位元线BL的接地电压(例如0V)。通过对可程序化电阻器R1、R2的栅极结构施加电压V12(例如4～6V)，同时对输出节点Nout施加接地电压，可将一大电场施加至可程序化电阻器R1、R2，从而使得可程序化电阻器R1、R2具有低电阻(例如小于10kΩ)。

图4B是根据一实施例示出施加至图2的记忆体单元125A的电压，以在写入时段期间写入数据的第一状态(例如逻辑“1”)的示意图。在写入时段期间，记忆体控制器105可施加各种电压给字元线WL、位元线BL、控制线CL1以及控制线CL2，用于配置或设定可程序化电阻器R1、R2以具有不同的电阻。在一态样中，为了在写入时段期间写入数据的第一状态，记忆体控制器105对字元线WL施加电压V21(例如0.4～1.2V)，并对位元线BL施加接地电压(例如0V)，且对控制线CL1施加电压V22(例如2～2.5V)，也对控制线CL2施加接地电压(例如0V)。施加至字元线WL的电压V21可大于控制晶体管Tctrl的临界电压，以启用控制晶体管Tctrl。电压V22可低于预设时段期间所施加的用于预设可程序化电阻器R1、R2的电压V12。通过对可程序化电阻器R1的栅极结构施加电压V22(例如2～2.5V)，同时对输出节点Nout施加接地电压，使电流可通过可程序化电阻器R1。通过可程序化电阻器R1的电流可导致介电层中氧空位的重组，使得可程序化电阻器R1可具有比预设时段期间设定的低电阻还高的电阻(例如大于50kΩ)。同时通过对可程序化电阻器R2的栅极结构施加接地电压(例如0V)，使电流不通过可程序化电阻器R2，进而使可程序化电阻器R2的电阻维持不变。

为了在写入时段期间在可程序化电阻器R1写入数据的第二状态(例如逻辑“0”)，记忆体控制器105可对可程序化电阻器R1的栅极结构施加接地电压，而非电压V22。通过对可程序化电阻器R1的栅极结构施加接地电压，使可程序化电阻器R1不传导电流，进而使可程序化电阻器R1的电阻保持为预设时段期间设定的低电阻。

记忆体控制器105可通过相似的过程在可程序化电阻器R2写入数据。例如：为了在写入时段期间在可程序化电阻器R2写入数据的第一状态(例如逻辑“1”)，记忆体控制器105对字元线WL施加电压V21(例如0.4～1.2V)，并对位元线BL施加接地电压(例如0V)，且对控制线CL2施加电压V22(例如2～2.5V)，也对控制线CL1施加接地电压(例如0V)。为了在写入时段期间在可程序化电阻器R2写入数据的第二状态(例如逻辑“0”)，记忆体控制器105对可程序化电阻器R2的栅极结构施加接地电压，而非电压V22。

图4C是根据一实施例示出施加至图2的记忆体单元125A的电压，以在读取时段期间读取由可程序化电阻器R1储存的数据的示意图。记忆体控制器105可在读取时段期间对字元线WL、位元线BL以及控制线CL1、CL2施加各种电压，用于感测通过可程序化电阻器R1、R2的电流，以判断由可程序化电阻器R1、R2储存的数据。

在一态样中，为在读取时段期间读取由可程序化电阻器R1储存的数据，记忆体控制器105可对控制线CL1施加电压V32(例如1～2V)，并对控制线CL2施加接地电压(例如0V)，同时禁用控制晶体管Tctrl。在一态样中，在读取时段期间，记忆体控制器105可对字元线WL施加接地电压(例如0V)，并对位元线BL施加接地电压(例如0V)，以禁用控制晶体管Tctrl。当禁用控制晶体管Tctrl时，输出节点Nout可与位元线BL电性去耦合。通过对控制线CL1施加电压V32，同时对控制线CL2施加接地电压，使得可程序化电阻器R1能根据可程序化电阻器R1的电阻传导电流，同时可程序化电阻器R2可不传导电流。例如：如果可程序化电阻器R1具有高电阻(例如大于50kΩ)，则通过输出节点Nout的电流可低于预定临界值。再例如：如果可程序化电阻器R1具有低电阻(例如小于10kΩ)，则通过输出节点Nout的电流可高于预定临界值。回应于施加至控制线CL1的电压V32(例如1～2V)，记忆体控制器105可感测通过Nout的电流，并根据所感测的电流判断由可程序化电阻器R1储存的1位元数据的一个值。

记忆体控制器105可通过相似的过程读取由可程序化电阻器R2储存的数据。例如：在读取时段期间，记忆体控制器105可对控制线CL2施加电压V32(例如1～2V)，并对控制线CL1施加接地电压(例如0V)，同时禁用控制晶体管Tctrl。回应于施加至控制线CL2的电压V32(例如1～2V)，记忆体控制器105可感测通过Nout的电流，并根据所感测的电流判断由可程序化电阻器R2储存的1位元数据的一个值。

图5A至图5D示出根据一实施例的通过可程序化电阻器的电流。图5A中的图500A示出初始电流，上述初始电流是在预设可程序化电阻器R1、R2的电阻之前通过20个晶粒上的可程序化电阻器R1、R2的电流。图5B中的图500B示出回应于施加至控制线CL1、CL2的不同电压，在预设可程序化电阻器R1、R2之前通过可程序化电阻器R1、R2的电流，以及在预设可程序化电阻器R1、R2之后通过可程序化电阻器R1、R2的电流。如图500A及图500B所示，可程序化电阻器R1、R2显示对称的特性，因此得以将可程序化电阻器R1、R2预设为具有相同或相似的电阻。图5C中的图500C示出回应于施加至控制线CL1的不同电压，通过可程序化电阻器R1的电流。图5D中的图500D示出回应于施加至控制线CL2的不同电压，通过可程序化电阻器R2的电流。如图500C及图500D所示，可独立地设定可程序化电阻器R1、R2的电阻，使得每个可程序化电阻器可储存一个对应的1位元数据。

图6A是示出根据一实施例的图2的记忆体单元125A的配置600的示意图。图6B是根据一实施例的图2的记忆体单元125A的俯视平面图605的示意图。在一些实施例中，记忆体单元125A包括与用于形成N型晶体管(例如N型MOSFET)的元件一起实现的控制晶体管Tctrl及可程序化电阻器R1、R2。在一些实施例中，记忆体单元125A包括基板，其包括P型井610。在P型井610中，记忆体单元125A包括用于形成晶体管的源极/漏极结构620A、620B、620C、620D。源极/漏极结构620A、620B、620C、620D可包括N型掺杂材料。在基板上方，记忆体单元125A包括栅极结构630A、630B、630C。栅极结构630A、630B、630C可包括多晶硅或任何导电材料。栅极结构630A可电性耦接至字元线WL，栅极结构630B可电性耦接至控制线CL1，栅极结构630C可电性耦接至控制线CL2，源极/漏极结构620A通过金属轨(例如M1)电性耦接至位元线BL。

在一态样中，源极/漏极结构620A、620B及栅极结构630A组成控制晶体管Tctrl。在一态样中，共享的源极/漏极结构620C及栅极结构630B组成可程序化电阻器R1。在一态样中，共享的源极/漏极结构620C及栅极结构630C组成可程序化电阻器R2。在一态样中，可程序化电阻器R1、R2可共享源极/漏极结构620C以减小面积。可程序化电阻器R1可包括栅极结构630B与共享的源极/漏极结构620C之间的介电层。可程序化电阻器R2可包括栅极结构630C与共享的源极/漏极结构620C之间的介电层。参照图2至图4C所描述，可根据所施加的电压或电流调整或设定介电层的电阻。在一态样中，源极/漏极结构620D与其他元件电性隔离，使得可程序化电阻器R2可具有浮动源极/漏极结构，通过互连金属轨680(例如M2)将源极/漏极结构620B电性耦接至共享的源极/漏极结构620C。互连金属轨680可设置于栅极结构630B上方，以在源极/漏极结构620B与共享的源极/漏极结构620C之间电性耦接。互连金属轨680可对应于输出节点Nout，通过上述输出节点Nout，则通过可程序化电阻器R1、R2的电流可以被感测。

在一态样中，记忆体单元125A包括绝缘结构650A，而非用于形成晶体管的另一源极/漏极结构。通过浅沟槽隔离(STI)形成绝缘结构650A。通过实现绝缘结构650A而非源极/漏极结构，得以将可程序化电阻器R1模型化或表示为包括浮动源极/漏极结构的晶体管。绝缘结构650A可设置于栅极结构630B与源极/漏极结构620B之间，在栅极结构630B与源极/漏极结构620B之间电性隔离。可程序化电阻器R1的介电层的第一部分可接触共享的源极/漏极结构620C的一部分，而可程序化电阻器R1的介电层的第二部分可接触绝缘结构650A的一部分。通过实施绝缘结构650A以代替源极/漏极结构，可将开关晶体管Tctrl及可程序化电阻器R1彼此紧密地实现，以减少记忆体单元125A的面积。

图7A是示出根据一实施例的图2的记忆体单元125A的配置700A的示意图。图7A中记忆体单元125A的配置700A类似于图6A所示的记忆体单元125A的配置600，不同之处在于配置700A中的记忆体单元125A包括尺寸比绝缘结构650A大的绝缘结构650B。在一态样中，绝缘结构650B可延伸至共享的源极/漏极结构620C，以与结构630B部分地重叠。更大的绝缘结构650B较有利的是，可在开关晶体管Tctrl的栅极结构630B与源极/漏极结构620B之间提供较佳的隔离。

图7B是示出根据一实施例的图2的记忆体单元125A的配置700B的示意图。图7B中记忆体单元125A的配置700B类似于图6A所示的配置600，不同之处在于配置700B中的记忆体单元125A包括另一绝缘结构650C而非源极/漏极结构620D。通过实现绝缘结构650C，得以将可程序化电阻器R2模型化或表示为包括浮动源极/漏极结构的晶体管。通过实现绝缘结构650C来代替源极/漏极结构620D较有利的是，可程序化电阻器R1、R2可具有对称的配置，使得可程序化电阻器R1、R2可具有相似的特性。

图7C是示出根据一实施例的图2的记忆体单元125A的配置700C的示意图。图7C中记忆体单元125A的配置700C类似于图7B所示的配置700B，不同之处在于配置700C中的记忆体单元125A包括更大的绝缘结构650D而非绝缘结构650C。在一态样中，绝缘结构650D可延伸至共享的源极/漏极结构620C，以与结构630C部分地重叠。更大的绝缘结构650D较有利的是，可在栅极结构630C与其他元件(例如不同记忆体单元中的其他可程序化电阻器或晶体管)之间提供较佳的隔离。

图8是例示根据一实施例的包括三个可程序化电阻器R1、R2、R3的实例记忆体单元125B的示意图。记忆体单元125B类似于图2的记忆体单元125A，不同之处在于记忆体单元125B包括耦接至输出节点Nout的额外的可程序化电阻器R3。通过实施额外的可程序化电阻器R3，记忆体单元125B可储存一个额外的数据位元。因此，出于简洁性的目的，本文中省略对其重复部分的详细描述。

图9A是示出根据一实施例的图8的记忆体单元125B的俯视平面图900A的示意图。在一些实施例中，记忆体单元125B包括源极/漏极结构620A至920H、栅极结构930A至930D以及互连金属轨980。在一态样中，源极/漏极结构920A、920B及栅极结构930A组成控制晶体管Tctrl。在一态样中，源极/漏极结构920C、920D及栅极结构930B组成可程序化电阻器R1。在一态样中，源极/漏极结构920E、920F及栅极结构930C组成可程序化电阻器R2。在一态样中，源极/漏极结构920G、920H及栅极结构930D组成可程序化电阻器R3。源极/漏极结构920D、920F、920H可为电性浮动的，使其不提供电压或电流。在一态样中，沿第一方向(例如X方向)设置控制晶体管Tctrl及可程序化电阻器R1，沿第二方向(例如Y方向)设置可程序化电阻器R1、R2、R3。在一态样中，互连金属轨980通过通孔触点电性耦接至源极/漏极结构920B、920C、920E、920G。在此配置中，互连金属轨980可对应于输出节点Nout。通过沿第一方向(例如X方向)放置控制晶体管Tctrl及可程序化电阻器R1，并沿第二方向(例如Y方向)放置可程序化电阻器R1、R2、R3，且通过互连金属轨980电性连接源极/漏极结构920B、920C、920E、920G，记忆体单元125B能用于形成晶体管透过简单制程以压缩方式实现，上述记忆体单元125B包括三个可程序化电阻器R1、R2、R3。

图9B是示出根据一实施例的图8的记忆体单元125B的俯视平面图900B的示意图。图9B所示的记忆体单元125B的俯视平面图900B可类似于图9A所示的记忆体单元125A的俯视平面图900A，不同之处在于省去了源极/漏极结构920D、920F、920H。用绝缘结构代替源极/漏极结构920D、920F、920H，得以将可程序化电阻器R1、R2、R3表示为包括浮动源极/漏极结构的晶体管。绝缘结构可在可程序化电阻器R1、R2、R3间或其他元件(例如不同记忆体单元中的可程序化电阻器或晶体管)间提供较佳的隔离。

图10是示出根据一些实施例在记忆体单元写入数据及读取由记忆体单元(例如记忆体单元125)储存的数据的方法1000的流程图。以图1的记忆体控制器105执行方法1000。在一些实施例中，通过其他实体执行方法1000。在一些实施例中，相比于图10所示的操作，方法1000包括更多或更少或不同的操作。

在操作1010中，记忆体控制器105可在预设时段期间将可程序化电阻器R1、R2预设为具有相同的电阻。在一方式中，在预设时段期间，记忆体控制器105对字元线WL施加电压V11(例如0.4～1.2V)，并对位元线BL施加接地电压(例如0V)，也对控制线CL1、CL2施加电压V12(例如4～6V)。电压V11可大于控制晶体管Tctrl的临界电压，以启用控制晶体管Tctrl。当启用控制晶体管Tctrl时，可对输出节点Nout施加来自位元线BL的接地电压(例如0V)。通过对可程序化电阻器R1、R2的栅极结构施加电压V12(例如4～6V)，同时对输出节点Nout施加接地电压，可将一大电场施加至可程序化电阻器R1、R2，从而使可程序化电阻器R1、R2具有低电阻(例如小于10kΩ)。

在操作1020中，记忆体控制器105可在写入时段期间在记忆体单元125写入数据。在一方式中，记忆体控制器105可在写入时段的第一部分期间在可程序化电阻器R1写入第一位元数据，且在写入时段的第二部分期间在可程序化电阻器R2写入第二位元数据。

为了在可程序化电阻器R1写入第一状态(例如逻辑“1”)，记忆体控制器105在写入时段期间对字元线WL施加电压V21(例如0.4～1.2V)，并对位元线BL施加接地电压(例如0V)，且对控制线CL1施加电压V22(例如2～2.5V)，也对控制线CL2施加接地电压(例如0V)。施加至字元线WL的电压V21可大于控制晶体管Tctrl的临界电压，以启用控制晶体管Tctrl。电压V22可低于预设时段期间所施加的用于预设可程序化电阻器R1、R2的电压V12。通过对可程序化电阻器R1的栅极结构施加电压V22(例如2～2.5V)，同时对输出节点Nout施加接地电压，电流可通过可程序化电阻器R1。通过可程序化电阻器R1的电流可导致介电层中氧空位的重组，使得可程序化电阻器R1可具有比预设时段期间设定的低电阻还高的电阻(例如大于50kΩ)，同时通过对可程序化电阻器R2的栅极结构施加接地电压(例如0V)，使电流可不通过可程序化电阻器R2，进而使得可程序化电阻器R2的电阻可保持不变。

为了在可程序化电阻器R1写入第二状态(例如逻辑“0”)，记忆体控制器105可在写入时段期间对可程序化电阻器R1的栅极结构施加接地电压。通过对可程序化电阻器R1的栅极结构施加接地电压，使可程序化电阻器R1可不传导电流，进而使得可程序化电阻器R1的电阻可维持预设时段期间设定的低电阻。

记忆体控制器105可通过相似的过程在可程序化电阻器R2写入数据。例如：为了在写入时段期间在可程序化电阻器R2写入数据的第一状态(例如逻辑“1”)，记忆体控制器105对字元线WL施加电压V21(例如0.4～1.2V)，并对位元线BL施加接地电压(例如0V)，且对控制线CL2施加电压V22(例如2～2.5V)，也对控制线CL1施加接地电压(例如0V)。而为了在写入时段期间在可程序化电阻器R2写入数据的第二状态(例如逻辑“0”)，记忆体控制器105对可程序化电阻器R2的栅极结构施加接地电压，而非电压V22。

在操作1030中，记忆体控制器105可在读取时段期间读取由记忆体单元125储存的数据。记忆体控制器105可独立读取由可程序化电阻器R1、R2储存的数据，或分别读取由可程序化电阻器R1、R2储存的数据。在一方式中，为了读取数据，于读取时段期间，记忆体控制器105可对字元线WL施加接地电压(例如0V)，并对位元线BL施加接地电压(例如0V)，以禁用控制晶体管Tctrl。当禁用控制晶体管Tctrl时，输出节点Nout可与位元线BL电性去耦合。

为了读取由可程序化电阻器R1储存的数据，在读取时段期间，记忆体控制器105可对控制线CL1施加电压V32(例如1～2V)，并对控制线CL2施加接地电压(例如0V)，同时禁用控制晶体管Tctrl。通过对控制线CL1施加电压V32，并对控制线CL2施加接地电压，使可程序化电阻器R1可根据可程序化电阻器R1的电阻传导电流，同时可程序化电阻器R2可不传导电流。例如：如果可程序化电阻器R1具有高电阻(例如大于50kΩ)，则通过输出节点Nout的电流可低于预定临界值。例如：如果可程序化电阻器R1具有低电阻(例如小于10kΩ)，则通过输出节点Nout的电流可大于预定临界值。回应于施加至控制线CL1的电压V32，记忆体控制器105可感测通过输出节点Nout的电流，并根据所感测的电流来判断由可程序化电阻器R1储存的1位元数据的一个值。

记忆体控制器105可通过相似的过程读取由可程序化电阻器R2储存的数据。例如：在读取时段期间，记忆体控制器105可对控制线CL2施加电压V32(例如1～2V)，并对控制线CL1施加接地电压(例如0V)，同时禁用控制晶体管Tctrl。回应于施加至控制线CL2的电压V32，记忆体控制器105可感测通过输出节点Nout的电流，并根据所感测的电流判断由可程序化电阻器R2储存的1位元数据的一个值。

记忆体单元125较有利的是，可透过简单制程以压缩方式实现。在一态样中，可程序化电阻器R1、R2及控制晶体管Tctrl包括用于形成晶体管(例如MOSFET)的元件，例如栅极结构及源极/漏极结构。通过用相同类型的元件实现可程序化电阻器R1、R2及控制晶体管Tctrl，可简化用于形成记忆体单元的制造制程。此外，可程序化电阻器R1、R2中每一者可储存1位元数据，使得储存密度能提高。进一步地，可程序化电阻器R1、R2可在无电源的情况下保留数据，使得记忆体单元125能作为非挥发性记忆体单元运行。

根据本揭示的一些实施例，参照图11例示计算系统1100的实例方块图。电路布局设计师可在集成电路设计中使用计算系统1100。本文使用的“电路”是经配置的电子元件的互连，例如：电阻、晶体管、开关、电池、电感器或其他类型半导体装置，用以实现所需要的功能。计算系统1100包括与记忆体装置1110关联的主装置1105。主装置1105用以接收输入，上述输入来自一或更多个输入装置1115，且主装置1105向一或更多个输出装置1120提供输出。主装置1105用以各别地透过适当的接口1125A、1125B及1125C与记忆体装置1110、输入装置1115及输出装置1120通信。计算系统1100为了进行构想设计及/或布局设计，可在各种计算装置中执行，其中上述各种计算装置例如：计算机(诸如桌上型计算机、膝上型计算机、服务器、数据中心等)、平板计算机、个人数字助理、移动装置、其他手持式或可携式装置或任何其他适于使用主装置1105的计算单元。

输入装置1115可包括诸如键盘、电笔、触控屏幕、鼠标、轨迹球、小键盘、麦克风、语音辨识、动作辨识、遥控器、输入端口、一或更多个按钮、拨盘、摇杆及与主装置1105关联的任何其他周围的输入，其中上述其他周围的输入是允许外部资源(诸如使用者(例如电路或布局设计师))将信息(例如数据)键入至主装置1105，并向主装置1105发送指令的各种输入。相似地，输出装置1120可包括各种输出技术，诸如外部记忆体、印表机、扬声器、显示器、麦克风、发光二极管、耳机、视频装置及用以从主装置1105接收信息(例如数据)的任何其他周围的输出。输入至主装置1105及/或自主装置1105输出的“数据”可包括适合用于计算系统1100处理的各种文本数据、电路数据、信号数据、半导体装置数据、图形数据、其组合或其他类型的模拟及/或数字数据中的任一者。

主装置1105包括一或更多个处理单元/处理器(诸如中央处理单元(“CPU”)核心1130A-1130N)，或与其关联。CPU核心1130A-1130N可实现为特殊应用程序集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)或其他类型的处理单元。CPU核心1130A-1130N中的任一者用于执行指令，以运行主装置1105的一或更多个应用程序。在一些实施例中，运行一或更多个应用程序的指令及数据可储存于记忆体装置1110内。主装置1105亦可用以储存运行结果，上述运行结果是运行记忆体装置1110内一或更多个应用程序的结果。因此，主装置1105可用以要求记忆体装置1110执行各个操作。举例而言，主装置1105可要求记忆体装置1110读取数据、写入数据、更新或删除数据及/或执行管理或其他操作。主装置1105可用以运行的此一应用程序可以是标准单元应用程序1135。标准单元应用程序1135可为计算机辅助设计或电子设计自动化软件组的一部分，上述电子设计自动化软件组可由主装置1105的使用者使用、建立或修改电路的标准单元。在一些实施例中，执行或运行标准单元应用程序1135的指令可储存于记忆体装置1110内。通过一或更多个CPU核心1130A-1130N使用来自记忆体装置1110且与标准单元应用程序1135关联的指令，来执行标准单元应用程序1135。在一实例中，标准单元应用程序1135允许使用者使用预生成的示意性及/或布局设计来辅助集成电路设计，其中上述预生成的布局设计是来自记忆体系统100或记忆体系统100的一部分。在完成集成电路的布局设计之后，可通过制造设施根据布局设计，制造多个集成电路，例如：包括记忆体系统100或记忆体系统100的一部分的多个集成电路。

仍参照图11，记忆体装置1110包括记忆体控制器1140，其中上述记忆体控制器1140用以自记忆体阵列1145读取数据或将数据写入至记忆体阵列1145。记忆体阵列1145可包括各种挥发性及/或非挥发性记忆体。例如：在一些实施例中，记忆体阵列1145可包括NAND快闪记忆体核心。在其他实施例中，记忆体阵列1145可包括NOR快闪记忆体核心、静态随机存取记忆体(SRAM)核心、动态随机存取记忆体(DRAM)核心、磁阻性随机存取记忆体(MRAM)核心、相变化记忆体(PCM)核心、电阻式随机存取记忆体(ReRAM)核心、3D XPoint记忆体核心、铁电式随机存取记忆体(FeRAM)核心以及适合在记忆体阵列中使用的其他类型的记忆体核心。记忆体阵列1145内的记忆体可由记忆体控制器1140单独且独立地控制。换言之，记忆体控制器1140可用以与记忆体阵列1145内的每个记忆体单独且独立地通信。通过与记忆体阵列1145通信，记忆体控制器1140可用以回应于自主装置1105接收的指令，上述指令是自记忆体阵列读取数据或将数据写入至记忆体阵列的指令。虽然绘示为记忆体装置1110的一部分，但在一些实施例中，记忆体控制器1140可为主装置1105的一部分或计算系统1100的另一装置的一部分，且与记忆体装置1110相关联。记忆体控制器1140可实现为软件、硬件、固件或其组合中的逻辑电路以执行本文描述的功能。例如：在一些实施例中，记忆体控制器1140可用以在收到来自主装置1105的申请之后撷取指令，其中上述指令与储存于记忆体装置1110的记忆体阵列1145中的标准单元应用程序1135关联。

应理解的是图11仅示出并描述计算系统1100的一些元件。然而计算系统1100可包括诸如各种电池及电源、网络接口、路由器、开关、外部记忆体系统、控制器等的其他装置。总体而言，计算系统1100可包括执行本文描述的功能时所需要或理想的各种硬件、软件及/或固件装置中的任一者。相似地，主装置1105、输入装置1115、输出装置1120及包括记忆体控制器1140及记忆体阵列1145的记忆体装置1110可包括执行本文描述的功能时所需要或理想的其他硬件、软件及/或固件装置。

本文描述的一态样是关于一记忆体单元。在一些实施例中，该记忆体单元包括一第一可程序化电阻器、一第二可程序化电阻器及一晶体管。在一些实施例中，该第一可程序化电阻器包括电性耦接至一第一控制线的一第一栅极结构，及一共享的源极/漏极结构。在一些实施例中，该第二可程序化电阻器包括电性耦接至该第二控制线的一第二栅极结构，及该共享的源极/漏极结构。在一些实施例中，该晶体管包括(1)电性耦接至一位元线的一第一源极/漏极结构，(2)电性耦接至一字元线的一第三栅极结构，以及(3)电性耦接至该第一可程序化电阻器的该共享源极/漏极结构及该第二可程序化电阻器的该第二源极/漏极结构的一第二源极/漏极结构。

在一些实施例中，该记忆体单元进一步包含：一绝缘结构，设置于该第一栅极结构与该第二源极/漏极结构之间，以电性隔离于该第一栅极结构与该第二源极/漏极结构之间。

在一些实施例中，该记忆体单元进一步包含：一介电层，设置于该第一栅极结构与该共享的源极/漏极结构之间，其中该共享的源极/漏极结构接触该介电层的一第一区域，其中该绝缘结构接触该介电层的一第二区域。

在一些实施例中，记忆体单元中该介电层包括氮化钛/二氧化铪/二氧化硅。

在一些实施例中，该记忆体单元进一步包含：一另一介电层，该另一介电层设置于该第二栅极结构与该共享的源极/漏极结构之间。

在一些实施例中，该记忆体单元进一步包含：一另一绝缘结构，其中该共享的源极/漏极结构接触该另一介电层的一第一区域，其中该另一绝缘结构接触该另一介电层的一第二区域。

在一些实施例中，该记忆体单元进一步包含：一浮动源极/漏极结构，该浮动源极/漏极结构为电性浮动的，其中该共享的源极/漏极结构接触该另一介电层的一第一区域，其中该浮动源极/漏极结构接触该另一介电层的一第二区域。

在一些实施例中，该记忆体单元进一步包含：一互连金属轨，将该第二源极/漏极结构电性耦接至该共享的源极/漏极结构，其中该互连金属轨设置于该第一栅极结构及该绝缘结构上方。

在一些实施例中，该记忆体单元中该共享的源极/漏极结构、该第一源极/漏极结构以及该第二源极/漏极结构包括用于形成N型晶体管的N型掺杂材料。

本文描述的一态样是关于一记忆体系统。在一些实施例中，该记忆体系统包括一记忆体单元以及耦接至该记忆体单元的一记忆体控制器。在一些实施例中，该记忆体单元包括：一可程序化电阻器，其包括一栅极结构以及一源极/漏极结构；以及一控制晶体管，其耦接至该可程序化电阻器的一源极/漏极结构。在一些实施例中，该记忆体控制器用以对该可程序化电阻器的该栅极结构施加一第一电压，将该可程序化电阻器设定为具有一第一电阻，同时启用该控制晶体管。在一些实施例中，该记忆体控制器用以对该可程序化电阻器的该栅极结构施加低于第一电压的一第二电压，将该可程序化电阻器设定为具有高于该第一电阻的一第二电阻，同时启用该控制晶体管。

在一些实施例中，该系统中该记忆体单元用于：感测通过该可程序化电阻器的该源极/漏极结构的一电流，同时禁用该控制晶体管，以及基于所感测的该电流来判断由该可程序化电阻器储存的1位元数据。

在一些实施例中，该系统中该记忆体控制器用于：回应于所感测的该电流低于一临界值，判断所储存的该1位元数据为一第一逻辑值，以及回应于所感测的该电流高于该临界值，判断所储存的该1位元数据为一第二逻辑值。

在一些实施例中，该系统中该记忆体单元进一步包括：一或更多个额外的可程序化电阻器耦接至该控制晶体管以及该可程序化电阻器。

在一些实施例中，该系统中该记忆体控制器用于：对该可程序化电阻器的该栅极结构以及该一或更多个额外的可程序化电阻器的栅极结构施加该第一电压，同时启用该控制晶体管，以将该可程序化电阻器与该一或更多个额外的可程序化电阻器设定为具有该第一电阻。

在一些实施例中，该系统中该记忆体单元进一步包括：一介电层，设置于该栅极结构与该源极/漏极结构之间，其中该介电层包括氮化钛/二氧化铪/二氧化硅。

在一些实施例中，该系统中该源极/漏极结构包括用于形成N型晶体管的N型掺杂材料。

本文描述的一态样是关于一记忆体单元。在一些实施例中，该记忆体单元包括一第一可程序化电阻器、一第二可程序化电阻器及一控制晶体管。在一些实施例中，该第一可程序化电阻器包括电性耦接至一第一控制线的一第一栅极结构，以及电性耦接至一输出节点的一第一源极/漏极结构。在一些实施例中，该第二可程序化电阻器包括电性耦接至一第二控制线的一第二栅极结构，以及电性耦接至该输出节点的一第二源极/漏极结构。在一些实施例中，该控制晶体管包括电性耦接至一位元线的一第三源极/漏极结构、电性耦接至一字元线的一第三栅极结构、以及电性耦接至该输出节点的一第四源极/漏极结构。

在一些实施例中，该记忆体单元中该第一可程序化电阻器包括：一介电层，设置于该栅极结构与该第一源极/漏极结构之间，以及一绝缘结构，其中该第一源极/漏极结构接触该介电层的一第一区域，其中该绝缘结构接触该介电层的一第二区域。

在一些实施例中，该记忆体单元中该介电层包括氮化钛/二氧化铪/二氧化硅。

在一些实施例中，该记忆体单元进一步包含：一或更多个额外的可程序化电阻器耦接至该输出节点。

上前面描述了几个实施例的特征，以便本领域技术人员可以更好地理解本揭示内容的各方面。本领域技术人员应当理解的是，他们可以容易地使用本揭示内容作为设计或修改其他制程和结构的基础，以实现与本文介绍的实施例相同的目的及/或达到相同的优点。本领域技术人员也应该意识到，这样的等效构造并不脱离本揭示内容的精神和范围，在不脱离本揭示内容的精神和范围的情况下，可以对本文进行各种变化、替换和变更。