一种多路Weil码发生方法及装置
阅读说明：本技术 一种多路Weil码发生方法及装置 (Multi-path Weil code generation method and device ) 是由 朱佳 丁杰 宋佳驹 傅东 翁秀梅 于 2021-10-25 设计创作，主要内容包括：本发明公开了一种多路Weil码发生方法和装置。通过引入两路Legendre序列模块,每个Legendre序列模块同时支持多个通道的Legendre序列控制器的访问请求；每个Legendre序列模块包括仲裁器单元和Legendre序列数组单元,仲裁器单元对读取请求进行轮询调度,并将读取的码值反馈至对应所述Legendre序列控制器；同时,通过相关器通道的共用相应设计读取Legendre序列的位宽,从而解决读取Legendre序列的带宽问题,通过Legendre序列控制器50增加预读的处理的步骤,解决读取Legendre序列的实时性问题。该方案能极大减少芯片面积和后端设计复杂度,降低功耗。(The invention discloses a method and a device for generating multi-path Weil codes. By introducing two Legendre sequence modules, each Legendre sequence module simultaneously supports access requests of Legendre sequence controllers of a plurality of channels; each Legendre sequence module comprises an arbiter unit and a Legendre sequence array unit, wherein the arbiter unit performs polling scheduling on a reading request and feeds back a read code value to the corresponding Legendre sequence controller; meanwhile, the bit width of the Legendre sequence is read through the common corresponding design of the correlator channels, so that the problem of bandwidth for reading the Legendre sequence is solved, and the problem of real-time performance for reading the Legendre sequence is solved by adding a pre-reading processing step through the Legendre sequence controller 50. The scheme can greatly reduce the chip area and the complexity of the back end design, and reduce the power consumption.)
技术领域
本发明涉及卫星导航技术领域，尤其涉及一种多路Weil码发生方法及多路Weil码发生装置。
背景技术
随着卫星导航技术的发展，在GPS L1C和北斗B1C等新体制中引入Weil码作为卫星PRN码序列的方案。Weil码序列从通常的1023码长增加至10230，码速率提高十倍，使得码自相关和互相关性更好，提高了定位精度。但是Weil码需要从Legendre序列中读取两个独立码片值，需要使用缓存RAM（Random Access Memory，随机读写存储器）存储Legendre序列，因此会占用较大量的逻辑资源。
由于在轨卫星数量的增加，给多模多频导航芯片Weil码发生器带来新的变化。例如，在多模多频的导航芯片中，尤其是针对定位定向的高精度定位需求，需要引入多个跟踪子系统，每个跟踪子系统为了支持12路多通道特性，每个通道支持数据导频联合跟踪时，共需要引入24路Weil码发生器。因此，整体Weil码发生器的设计会引入大量缓存，会带来很大的面积和功耗消耗。
通常支持多路Weil码的跟踪子系统100的典型方案框图如图1所示，为实现更好的定位精度和用户体验，卫星导航系统需支持多颗卫星同时跟踪，跟踪子系统内一般引入12个相关器通道，同时可支持12颗卫星跟踪，相关器通过复用可实现24颗甚至更多卫星的跟踪。
在每个相关器通道内，为支持数据导频联合跟踪，引入两路Weil码发生器分别为数据Weil码发生器110和导频Weil码发生器120，分别用于更新数据分量和导频分量的码片。每路Weil码发生器内，设计两路Legendre序列控制器分别获取两个独立的Legendre码片；同时为满足实时获取码片的场景，需要引入两路匹配的Legendre序列缓存；Legendre序列控制器从Legendre序列缓存中读取Legendre序列，计算后输出Weil码片。例如，在数据Weil码发生器110中分别设置有Legendre序列控制器一111和Legendre序列控制器二112，Legendre序列缓存一113和Legendre序列缓存二114；在导频Weil码发生器120中分别设置有Legendre序列控制器一121和Legendre序列控制器二122，Legendre序列缓存一123和Legendre序列缓存二124。
Legendre序列缓存一般使用RAM，系统在初始化阶段通过配置总线将计算好的Legendre序列写入RAM，后续实时跟踪时控制器读取RAM的值；Legendre序列长度在10240bit左右，因此每个缓存容量大致为10kbit。统计整个跟踪子系统内，Legendre序列的周期为10223-10243，为支持12个相关器的Weil码发生器，需要增加Legendre缓存总容量为480kbit，总数量为48个，这会极大增加芯片的面积和功耗，增加后端设计的复杂度。使用传统方法进行多路Weil码的设计会导致芯片布线困难，同时会导致面积和功耗增加，提高芯片的成本。
有鉴于此，对支持多路Weil码的跟踪子系统中，有必要引入一套全新的多路Weil码发生方法和装置，提高Weil码发生器的效率，降低芯片的成本。
发明内容
本发明的主要目的在于提出一种多路Weil码发生方法及多路Weil码发生装置，以解决上述的问题。
为实现上述目的，本发明提供一种多路Weil码发生装置，包括与不同的相关器通道一一对应的多个Weil码发生器，以及至少一个供多个所述相关器通道共用的Legendre序列模块；
每个所述Legendre序列模块包括仲裁器单元和Legendre序列数组单元，所述Legendre序列数组单元中存储有固化的Legendre序列；
每个所述Weil码发生器包括一路数据Weil码发生器和一路导频Weil码发生器，所述数据Weil码发生器包括两个Legendre序列控制器，所述导频Weil码发生器包括两个Legendre序列控制器，所述Legendre序列控制器用于从所述Legendre序列模块中按照预设的读取规则读取所述Legendre序列中预设长度的码值；
其中，所述仲裁器单元接收所述Legendre序列控制器发出的读取请求，并对所述读取请求进行轮询调度，对当前调度的读取请求进行响应，从所述Legendre序列数组单元中按照所述预设的读取规则读取所述Legendre序列中预设长度的码值，并将所述码值反馈至对应所述Legendre序列控制器；
所述数据Weil码发生器的Legendre序列控制器接收反馈的所述码值进行计算后生成对应的数据分量Weil码片，所述导频Weil码发生器的Legendre序列控制器接收反馈的所述码值进行计算后生成对应的导频分量Weil码片。
进一步的，所述相关器通道和所述Weil码发生器的个数为12个，所述Legendre序列模块的个数为2个，每个所述Legendre序列模块对应6个所述相关器通道和所述Weil码发生器。
进一步的，所述Legendre序列数组单元为存储有所述Legendre序列的ROM。
本发明还提供一种用于上述任一项所述的多路Weil码发生装置的多路Weil码发生方法，包括步骤：
S1，所述Legendre序列控制器并行处理，分别发起Legendre序列读取请求；
S21，所述仲裁器单元接收所述Legendre序列控制器发出的读取请求，并对所述读取请求进行轮询调度，对当前调度的读取请求进行响应；
S22，从所述Legendre序列数组单元中按照所述预设的读取规则读取所述Legendre序列中预设长度的码值，并将所述码值反馈至对应所述Legendre序列控制器；
S3，所述数据Weil码发生器的Legendre序列控制器接收反馈的所述码值进行计算后生成对应的数据分量Weil码片，所述导频Weil码发生器的Legendre序列控制器接收反馈的所述码值进行计算后生成对应的导频分量Weil码片。
进一步的，所述步骤S1包括：所述Legendre序列控制器并行处理，每个所述Legendre序列控制器在更新对应的Weil码片时，判断所述Legendre序列控制器当前使用的码值是否被计算完毕；
在所述当前使用的码值未被计算完毕时，继续使用当前使用的码值计算后生成对应的数据分量Weil码片或者导频分量Weil码片。
进一步的，每次获取的所述码值的长度为32bit，所述Legendre序列的大小为312*32Bit。
进一步的，所述步骤S1之前还包括步骤：
S01，在所述Legendre序列控制器初始化时，每个Weil码发生器中的两个所述Legendre序列控制器并行处理，分别发起用于读取所述Legendre序列的第一次读取请求和第二次读取请求；
S02，所述仲裁器单元接收所述Legendre序列控制器发出的所述第一次读取请求和第二次读取请求，并对所述第一次Legendre序列读取请求和第二次Legendre序列读取请求进行轮询调度，对当前调度的读取请求进行响应，从所述Legendre序列数组单元中按照所述预设的读取规则读取所述Legendre序列中预设长度的码值，并将所述码值反馈至对应所述Legendre序列控制器；
S03，所述Legendre序列控制器将所述第一次读取请求对应获取的码值记录为当前使用的码值Cur_Legendre Dword，将所述第二次读取请求对应获取的码值记录为预读码值Pre_Legendre Dword；
其中，所述步骤S3具体包括：所述数据Weil码发生器的Legendre序列控制器根据所述Cur_Legendre Dword进行计算后生成对应的数据分量Weil码片，所述导频Weil码发生器的Legendre序列控制器所述Cur_Legendre Dword进行计算后生成对应的导频分量Weil码片。
进一步的，所述步骤S1还包括步骤：在所述当前使用的码值被计算完毕时，并将当前的Pre_Legendre Dword记录为Cur_Legendre Dword，所述Legendre序列控制器发起所述读取请求，将新接收到的所述码值记录为新的Pre_Legendre Dword。
进一步的，还包括读取所述多路Weil码发生装置的配置请求的初始化的步骤。
本发明中的多路Weil码发生方法及多路Weil码发生装置，通过将Legendre序列缓存提取出来，引入两路Legendre序列模块；每个Legendre序列模块可同时支持6个通道共24个Legendre序列控制器的访问请求。利用Legendre序列已固化的特性，使用参数数组代替RAM/ROM来存储Legendre序列。通过减少缓存数量，缓存的综合面积可减少为常规方法的1/30，可极大减少芯片面积和后端设计的复杂度。
同时，通过相关器通道的共用相应设计读取Legendre序列的位宽，从而解决读取Legendre序列的带宽问题，通过Legendre序列控制器增加预读的处理的步骤，解决读取Legendre序列的实时性问题。该方案相比较传统计算方法，能极大减少芯片面积和后端设计复杂度，降低功耗，在多通道的导航芯片设计中极高的应用价值。
附图说明
图1是背景技术中的一种现有多路Weil码的跟踪子系统的模块结构示意图；
图2本发明一实施例中的多路Weil码发生装置的模块结构示意图；
图3为本发明一实施例中的应用于图2中的多路Weil码发生装置的多路Weil码发生方法的流程示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
参照图2和图3，在本发明中多路Weil码发生方法及多路Weil码发生装置的一实施例。
多路Weil码发生装置200包括与不同的相关器通道301一一对应的多个Weil码发生器300，以及至少一个供多个所述相关器通道210共用的Legendre序列模块400；每个所述Legendre序列模块400包括仲裁器单元401和Legendre序列数组单元402，所述Legendre序列数组单元402中存储有固化的Legendre序列。
每个所述Weil码发生器300包括一路数据Weil码发生器301和一路导频Weil码发生器302，所述数据Weil码发生器301包括两个Legendre序列控制器50，所述导频Weil码发生器302包括两个Legendre序列控制器50，所述Legendre序列控制器50用于从所述Legendre序列模块400中按照预设的读取规则读取所述Legendre序列中预设长度的码值。
其中，所述仲裁器单元401接收所述Legendre序列控制器50发出的读取请求，并对所述读取请求进行轮询调度，对当前调度的读取请求进行响应，从所述Legendre序列数组单元402中按照所述预设的读取规则读取所述Legendre序列中预设长度的码值，并将所述码值反馈至对应所述Legendre序列控制器50。
所述数据Weil码发生器401的Legendre序列控制器50接收反馈的所述码值进行计算后生成对应的数据分量Weil码片，所述导频Weil码发生器402的Legendre序列控制器50接收反馈的所述码值进行计算后生成对应的导频分量Weil码片。
具体的，在一实施例中，所述相关器通道210和所述Weil码发生器300的个数可以为12个，所述Legendre序列模块50的个数为2个，每个所述Legendre序列模块400对应6个所述相关器通道210和所述Weil码发生器300。同时可支持12颗卫星跟踪，相关器通道210通过复用可实现24颗甚至更多卫星的跟踪。每个相关器通道210内，为支持数据导频联合跟踪，引入一路数据Weil码发生器301和一路导频Weil码发生器302分别更新数据分量和导频分量的码片。
优选的，所述Legendre序列数组单元为存储有所述Legendre序列的ROM。
在本实施例中，为解决Legendre序列缓存数量太多，面积太大的问题，将常规设计中的48路缓存减少为两路缓存，引入两路Legendre序列模块400，每个包含一个Legendre序列。每个Legendre序列模块400可同时支持6个通道共24个Legendre序列控制器50的访问请求。利用Legendre序列已固化的特性，使用参数数组代替RAM/ROM来存储Legendre序列。通过减少缓存数量和修改类型，缓存的综合面积可减少为常规方法的1/30，可极大减少芯片面积和后端设计的复杂度。
在Legendre序列模块400中，接收到24路读取Legendre序列的读取请求，且这些访问请求之间相互独立。因此在Legendre序列模块400中引入请求仲裁器401，对24路请求进行轮询调度，选出一路发起对Legendre序列数组的访问请求，并返回当前路的应答信号。
在本实施例的多路Weil码发生装置的多路Weil码发生方法中，包括步骤：
S1，所述Legendre序列控制器50并行处理，分别发起Legendre序列读取请求；
S2，所述仲裁器单元401接收所述Legendre序列控制器50发出的读取请求，并对所述读取请求进行轮询调度，对当前调度的读取请求进行响应，从所述Legendre序列数组单元402中按照所述预设的读取规则读取所述Legendre序列中预设长度的码值，并将所述码值反馈至对应所述Legendre序列控制器50；
S3，所述数据Weil码发生器401的Legendre序列控制器50接收反馈的所述码值进行计算后生成对应的数据分量Weil码片，所述导频Weil码发生器402的Legendre序列控制器50接收反馈的所述码值进行计算后生成对应的导频分量Weil码片。
具体的，在一实施例中，所述相关器通道210和所述Weil码发生器300的个数可以为12个，所述Legendre序列模块400的个数为2个，每个所述Legendre序列模块400对应6个所述相关器通道210和所述Weil码发生器300。同时可支持12颗卫星跟踪，相关器通道210通过复用可实现24颗甚至更多卫星的跟踪。每个相关器通道210内，为支持数据导频联合跟踪，引入一路数据Weil码发生器301和一路导频Weil码发生器302分别更新数据分量和导频分量的码片。
在本实施例中，请求仲裁时，24路RR调度的处理导致对每个Legendre序列控制器50的平均访问周期变为24个时钟。
具体的，在本实施例例中，每次获取的所述码值的长度为32bit，所述Legendre序列的大小为312*32Bit。
优选的，所述步骤S1包括：所述Legendre序列控制器50并行处理，每个所述Legendre序列控制器50在更新对应的Weil码片时，判断所述Legendre序列控制器50当前使用的码值是否被计算完毕；
在所述当前使用的码值未被计算完毕时，继续使用当前使用的码值计算后生成对应的数据分量Weil码片或者导频分量Weil码片。
具体的，所述步骤S1之前还包括步骤：
S01，在所述Legendre序列控制器初始化之前，每个Weil码发生器中的两个所述Legendre序列控制器并行处理，分别发起用于读取所述Legendre序列的第一次读取请求和第二次读取请求；
S02，所述仲裁器单元401接收所述Legendre序列控制器发出的所述第一次读取请求和第二次读取请求，并对所述第一次Legendre序列读取请求和第二次Legendre序列读取请求进行轮询调度，对当前调度的读取请求进行响应，从所述Legendre序列数组单元中按照所述预设的读取规则读取所述Legendre序列中预设长度的码值，并将所述码值反馈至对应所述Legendre序列控制器；
S03，所述Legendre序列控制器将所述第一次读取请求对应获取的码值记录为Cur_Legendre Dword，将所述第二次读取请求对应获取的码值记录为Pre_LegendreDword；
其中，所述步骤S3具体包括：所述数据Weil码发生器的Legendre序列控制器根据所述Cur_Legendre Dword进行计算后生成对应的数据分量Weil码片，所述导频Weil码发生器的Legendre序列控制器所述Cur_Legendre Dword进行计算后生成对应的导频分量Weil码片。
进一步的，所述步骤S1还包括步骤：在所述当前使用的码值被计算完毕时，并将当前的Pre_Legendre Dword记录为Cur_Legendre Dword，所述Legendre序列控制器发起所述读取请求，将新接收到的所述码值记录为新的Pre_Legendre Dword。
进一步的，还包括读取所述多路Weil码发生装置的配置请求的初始化的步骤。
以下以具体的流程来说明本实施例中的各个步骤的一个具体示例：
1）初始化：Legendre序列控制器50在初始化阶段，数据Weil码发生器301和导频Weil码发生器302内的两个Legendre序列控制器50分为L1和L2两路并行的处理流程。先发起读取Weil配置请求，等待所有配置读请求完成后，即发起当前Legendre Dword的第一次读取请求，等待当前读取请求完成后（仲裁器单元401反馈对应的码值后），所述第一次读取请求对应获取的码值记录为Cur_Legendre Dword；同时发起读取下一个地址LegendreDword的第二次读取请求，等待当前读取请求完成后（仲裁器单元401反馈对应的码值后），将所述第二次读取请求对应获取的码值记录为Pre_Legendre Dword。L1和L2两个流程都完成后，当前Weil码发生器的初始化结束。
2）控制器在跟踪阶段：也分L1和L2两个并行的处理流程。当计算更新码片时，判断所述Legendre序列控制器50当前使用的码值Cur_Legendre Dword是否被计算完毕，具体的，每次更新码片后，当前使用的码值Cur_Legendre Dword的cur_bit累加，当cur_bit累加至32或Cur_Legendre Dword结束时，表示Cur_Legendre Dword已经用完，需要将Cur_Legendre Dword使用Pre_Legendre Dword进行替换，同时Legendre序列控制器发起新的读取请求，将新接收到的所述码值记录为新的Pre_Legendre Dword。此读取请求的返回延时是不固定的，但不会超过24个时钟周期，而cur_dword有32bit，至少可使用32个时钟周期。通过该处理即可解决weil码片实时更新的问题。
3）码片更新：根据cur_bit所述数据Weil码发生器的Legendre序列控制器根据所述Cur_Legendre Dword进行计算后生成对应的数据分量Weil码片，根据cur_bit所述导频Weil码发生器的Legendre序列控制器所述Cur_Legendre Dword进行计算后生成对应的导频分量Weil码片。
本发明中的多路Weil码发生方法及多路Weil码发生装置，通过将Legendre序列缓存提取出来提取出来，引入两路Legendre序列模块400；每个Legendre序列模块400可同时支持6个通道共24个Legendre序列控制器50的访问请求。利用Legendre序列已固化的特性，使用参数数组代替RAM/ROM来存储Legendre序列。通过减少缓存数量和修改类型，缓存的综合面积可减少为常规方法的1/30，可极大减少芯片面积和后端设计的复杂度。
同时，通过相关器通道的数量的共用相应设计读取Legendre序列的位宽，从而解决读取Legendre序列的带宽问题，通过Legendre序列控制器50增加预读的处理的步骤，解决读取Legendre序列的实时性问题。该方案相比较传统计算方法，能极大减少芯片面积和后端设计复杂度，降低功耗，在多通道的导航芯片设计中极高的应用价值。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
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