阅读说明：本技术 基于时间误差放大器的低噪声毫米波锁相环频率综合器 (Low-noise millimeter wave phase-locked loop frequency synthesizer based on time error amplifier ) 是由 王政 耿新林 田怡博 肖尧 衡浩 谢倩 于 2021-07-02 设计创作，主要内容包括：本发明属于数模混合电路领域,涉及一种锁相环频率综合器结构,具体提供一种基于时间误差放大器的低噪声毫米波锁相环频率综合器,用以克服传统电荷泵锁相环结构中电荷泵恶化锁相环带内噪声的问题。本发明在传统电荷泵锁相环频率综合器结构的基础上,通过在鉴频鉴相器(PFD)与电荷泵(CP)之间插入一级时间误差放大器(TA),时间误差放大器将鉴频鉴相器输出的相位误差信号线性放大K倍产生信号输入至电荷泵,有效将电荷泵贡献到锁相环频率综合器输出端的噪声降低K倍,即克服传统电荷泵锁相环结构中电荷泵恶化锁相环带内噪声的问题；同时,本发明在反馈回路中保留分频器,以此与DSM技术相兼容,完成小数分频功能。(The invention belongs to the field of digital-analog hybrid circuits, relates to a phase-locked loop frequency synthesizer structure, and particularly provides a low-noise millimeter wave phase-locked loop frequency synthesizer based on a time error amplifier, which is used for overcoming the problem that a charge pump in a traditional charge pump phase-locked loop structure deteriorates in-band noise of a phase-locked loop. On the basis of the structure of the traditional charge pump phase-locked loop frequency synthesizer, a primary time error amplifier (TA) is inserted between a Phase Frequency Detector (PFD) and a Charge Pump (CP), and the time error amplifier is used for outputting a phase error signal output by the phase frequency detector Linear amplification K times signal generation The noise is input to a charge pump, so that the noise contributed to the output end of the phase-locked loop frequency synthesizer by the charge pump is effectively reduced by K times, and the problem that the charge pump in the traditional charge pump phase-locked loop structure deteriorates the in-band noise of the phase-locked loop is solved; meanwhile, the invention reserves a frequency divider in a feedback loop, so that the invention is compatible with the DSM technology and completes the decimal frequency division function.)

基于时间误差放大器的低噪声毫米波锁相环频率综合器

技术领域

本发明属于数模混合电路领域，涉及一种锁相环频率综合器结构，具体涉及一种基于时间误差放大器的低噪声毫米波锁相环频率综合器。

背景技术

随着5G通信技术的到来，无线通信系统对时钟源的噪声性能要求越来越高，低噪声时钟源是各种应用的先决条件；而锁相环频率综合器作为无线通信系统中常用时钟源，低噪声锁相环频率综合器成为研究重点。

目前，锁相环频率综合器主要有传统电荷泵锁相环频率综合器与亚采样锁相环频率综合器两大类；其中，亚采样锁相环结构极大地推进了对锁相环带内噪声抑制的研究，但是，由于亚采样鉴相器只具备鉴相功能，所以易受外界干扰导致失锁、误锁，且由于亚采样锁相环反馈回路中不存在N分频器，使得亚采样锁相环与Σ-Δ调制器不兼容，进而导致其难以实现高分辨率的小数分频；相反，传统电荷泵锁相环结构则能够实现高分辨率的小数分频，但其中电荷泵会恶化锁相环带内噪声，使传统电荷泵锁相环结构的应用受到极大的限制。

基于此，本发明在传统电荷泵锁相环频率综合器结构的基础上，提供一种新型锁相环频率综合器，在保证能够实现高分辨率的小数分频的同时，显著降低锁相环频率综合器的带内噪声。

发明内容

本发明的目的在于针对传统电荷泵锁相环频率综合器的噪声性能差的问题，提供一种基于时间误差放大器的低噪声毫米波锁相环频率综合器，通过在鉴频鉴相器(PhaseFrequency Detector,PFD)后端插入一级时间误差放大器(Time Amplifier,TA)，用以克服传统电荷泵锁相环结构中电荷泵(Charge Pump,CP)恶化锁相环带内噪声的问题；同时，在反馈回路中保留分频器，以此与DSM技术相兼容，完成小数分频功能。

为实现上述目的，本发明采用的技术方案为：

一种基于时间误差放大器的低噪声毫米波锁相环频率综合器，包括：鉴频鉴相器(Phase Frequency Detector,PFD)、时间误差放大器(Time Amplifier,TA)、电荷泵(Charge Pump,CP)、环路滤波器(Loop Filter,LF)、压控振荡器(Voltage ControlledOscillator,VCO)、分频器及Σ-Δ调制器(Delta-Sigma Modulator,DSM)；其特征在于，所述鉴频鉴相器、时间误差放大器、电荷泵、环路滤波器与压控振荡器依次连接，晶振信号f_in输入至鉴频鉴相器的晶相信号输入端，压控振荡器的输出信号f_out作为锁相环频率综合器输出；同时，输出信号f_out输入至分频器、并由分频器产生分频信号f_div，分频信号f_div分别输入至鉴频鉴相器的分频信号输入端与Σ-Δ调制器的时钟信号输入端，Σ-Δ调制器输出控制信号反馈至分频器的控制端。

进一步的，所述时间误差放大器(TA)将鉴频鉴相器(PFD)输出的相位误差信号线性放大固定倍数(K)产生信号输入至电荷泵(CP)。

从工作原理上讲：

上述基于时间误差放大器的低噪声毫米波锁相环频率综合器中，所述时间误差放大器(TA)可将输入的相位误差信号线性放大固定倍数(K)产生输出信号具体关系如下：

其中，K为时间误差放大器(TA)的时间误差放大增益；

基于此，电荷泵(CP)贡献到锁相环输出信号f_out的噪声传递函数为：

其中，G为锁相环环路增益，I_cp/2π为电荷泵增益；

由此可见，相较于传统电荷泵锁相环频率综合器，本发明提供的低噪声锁相环频率综合器能够有效将电荷泵贡献到输出端的噪声降低K倍，以此达到低噪声的设计目标。

综上，本发明的有益效果在于：

本发明提供一种基于时间误差放大器的低噪声毫米波锁相环频率综合器，在传统电荷泵锁相环频率综合器结构的基础上，通过在鉴频鉴相器(Phase Frequency Detector,PFD)与电荷泵(Charge Pump,CP)之间插入一级时间误差放大器(Time Amplifier,TA)，时间误差放大器将鉴频鉴相器输出的相位误差信号线性放大K倍产生信号输入至电荷泵，有效将电荷泵贡献到锁相环频率综合器输出端的噪声降低K倍，即克服传统电荷泵锁相环结构中电荷泵恶化锁相环带内噪声的问题；同时，本发明在反馈回路中保留分频器，以此与DSM技术相兼容，完成小数分频功能。

附图说明

图1为本发明中基于时间误差放大器的低噪声毫米波锁相环频率综合器的结构示意图。

图2为传统电荷泵锁相环频率综合器与本发明中低噪声毫米波锁相环频率综合器的相位噪声对比图。

具体实施方式

下面结合附图和实施例对本发进行详细说明。

本实施例提供一种基于时间误差放大器的低噪声毫米波锁相环频率综合器10，其结构如图1所示，其中，f_in为晶振信号，f_out为经锁相环倍频后的输出信号；具体包括：鉴频鉴相器101(Phase Frequency Detector,PFD)、时间误差放大器102(Time Amplifier,TA)、电荷泵103(Charge Pump,CP)、环路滤波器104(Loop Filter,LF)、压控振荡器105(VoltageContro lled Oscillator,VCO)、分频器107及Σ-Δ调制器106(DSM)；其中，输入信号f_in连接到PFD101的晶振信号输入端，PFD 101输出信号连接到TA 102输入端、并通过TA 102产生输出信号信号连接至CP 103输入端口、通过CP 103产生输出电流信号并连接至LF 104转换为电压信号，由所述电压信号控制VCO 105的振荡频率f_out；同时，f_out连接至分频器107、并通过分频器107产生分频后的信号f_div，信号f_div分别连接至PFD 101的分频器信号输入端与DSM模块106的时钟信号输入端，DSM模块106产生相应的控制信号反馈至分频器107的控制端口，以实现小数分频功能。

在上述的低噪声锁相环结构中，由于TA可将PFD产生的信号f_in与信号f_div的相位差信号放大K倍产生信号因此CP内部产生的电流噪声传递至锁相环输出的传递函数将被抑制K倍，如公式(2)所示；因此可实现将CP噪声从锁相环输出噪声降低乃至消除的效果。

对本实施例中低噪声毫米波锁相环频率综合器与传统电荷泵锁相环频率综合器的相位噪声进行对比，结果如图2所示；其中，传统电荷泵锁相环频率综合器与本实施例中低噪声锁相环频率综合器使用完全相同的模块组成，区别在于令TA的增益降低为1(K＝1)，即可使本实施例中提出的低噪声锁相环结构退化为传统电荷泵锁相环结构；本实施例中采用的各模块具体环路参数如下表所示：

其中，R、C₁、C₂为环路滤波器参数；N为分频器的分频比；I_cp为电荷泵电流；K_vco为VCO电压/频率转换增益；输入晶振信号噪声数据来源于ABLJO-V-200MHz商用晶振芯片数据手册；VCO噪声数据来源于仿真结果。

由图2可见，本实施例中所提供的基于时间放大器TA的低噪声毫米波锁相环频率综合器能够显著降低锁相环输出信号的带内噪声，且满足式(2)中将带内噪声降低20logK＝26dB的规律，与理论分析相符。

以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。