用于量子信息处理器的处理器元件
阅读说明：本技术 用于量子信息处理器的处理器元件 (Processor element for quantum information processor ) 是由 迈克尔·福加蒂 马修·肖曼斯 约翰·莫顿 于 2020-05-12 设计创作，主要内容包括：本文中描述了处理器元件。处理器元件包括硅层。处理器元件进一步包括一个或更多个导电电极。处理器元件进一步包括具有非均匀厚度的介电材料,介电材料至少设置在硅层和一个或更多个导电电极之间。在使用中,当向导电电极中的一个或更多个导电电极施加偏压电势时,一个或更多个导电电极的定位和介电材料的非均匀厚度一起限定电场分布,以在硅层和介电层之间的界面处诱导量子点。本文还描述了方法。(Processor elements are described herein. The processor element includes a silicon layer. The processor element further comprises one or more conductive electrodes. The processor element further includes a dielectric material having a non-uniform thickness, the dielectric material disposed at least between the silicon layer and the one or more conductive electrodes. In use, when a bias potential is applied to one or more of the conductive electrodes, the positioning of the one or more conductive electrodes and the non-uniform thickness of the dielectric material together define an electric field profile to induce quantum dots at the interface between the silicon layer and the dielectric layer. Methods are also described herein.)
技术领域
本公开涉及用于量子信息处理的处理器元件。具体地，本申请涉及处理器元件，该处理器元件使用限制区域(诸如量子点等)来存储用作量子位的电荷载流子，并且该处理器元件能够通过互补金属氧化物半导体制造工艺制造。
背景技术
本文描述的本发明至少部分地基于量子力学、量子信息和量子计算。对于感兴趣的读者，在迈克尔·尼尔森(MichaelANielsen)和庄立群(Isac L Chuang)的“量子计算和量子信息(Quantum Computation and Quantum Information)”中详细描述了基本原理。具体地，此参考文献包含量子位的特性和在互补基上的量子测量的基础，并且提供对量子误差校正和容错量子计算的介绍。此参考文献还使读者熟悉在量子物理学领域中常规使用的符号。
量子计算机是处理量子信息的装置，该量子信息是经典计算机处理的经典信息(诸如离散的经典比特等，即0和1)的概括。对于至少一些处理，量子计算机具有比经典计算机强大得多的潜力，因为许多操作可以更有效地执行。
在用于处理量子比特(另外被称为“量子位”)的计算机中，每个量子位可以被置于两种状态之一。然而，由于量子比特的性质，它们也可被置于这两个状态的叠加。如果计算机的每个量子位被置于适当的状态叠加，则计算机中的状态的整体叠加的比例为2m，其中m是量子位的数量。通过将计算机置于这种状态叠加中，可以使用量子算法来更快地解决各种问题。这可以被视为是由于以下事实而产生的：即量子位不是顺序地贯穿每种可能的状态，而是同时处于所有可能的状态组合中。虽然量子位可以被认为是经典的0、经典的1、或这两种状态的叠加，但是量子位可以被认为是0，1，…，d-1或任何d种状态的叠加。
通用量子计算机有望为若干操作(诸如大数分解、搜索算法以及量子模拟等)加快处理时间，然而这种量子计算机的发展进程受到量子状态的控制所要求的高精度的阻碍，以及放大量子计算机以便能够处理大量量子位或量子位的困难。
本公开提供能够缓解上述问题中的一些问题的处理器装置、架构和设备。
发明内容
如上所述，存在构建通用量子计算机的长期寻求的希望，但是许多障碍以创造通用量子计算机的方式存在。具体地，量子计算机的开发的主要障碍是退相干——量子状态与外部世界的非预期的交互导致量子信息的丢失。量子误差校正可以用于保护量子信息免受由于退相干和其他噪声源引起的误差。实际上，可以从多个物理量子位构造逻辑量子位，使得逻辑量子位可以比任何单独的物理量子位更精确地进行处理。
构建量子计算机的第二个主要障碍是可缩放性。虽然存在用于实施量子位的若干竞争性架构(诸如离子阱架构和超导量子位架构等)，但是很难建立可以维持多于几个量子位的装置。用于大规模通用量子计算的许多最有希望的方法依赖于量子误差校正，其中可以通过使用多个(有噪声的)物理量子位来模拟理想的逻辑量子位，条件是该误差低于容错阈值。这样的方法需要可以放大到非常大量的量子位的架构。将证明难以实现具有任何架构的大规模量子计算机，这些架构不能被充分地放大以用大量的物理量子位可靠地运行。
发明人已经认识到，如果量子计算架构可以使用互补金属氧化物半导体(CMOS)工艺来制造，则存在这样的架构可以被放大以包括许多物理量子位的可能性。
本文描述的元件/架构/设计可以形成用于自旋量子位量子处理器的基本构建模块，该自旋量子位量子处理器可以使用现有的CMOS技术(例如40nm CMOS工艺)来制造。此类工艺通常限制用于生产装置的材料、某些尺寸和制造方法，但是它们的高度开发且良好控制的性质意味着可以以非常高的产量和高的均匀性在非常大的规模上以相对低的成本生产复杂的装置。然而，由于工艺限制，使用这种技术来生产适当的自旋量子位构建模块需要许多创造性步骤。虽然CMOS兼容性的原理经常被假定(例如由于所使用的材料)，但现实是装置的规模或图案化中的其他复杂性使得它们与标准CMOS工艺不兼容。例如，小特征尺寸和间距意味着一些设计仅可以使用电子束光刻来制作。使用标准CMOS制造工艺在不同区域之间使仅具有纳米的金属区域图案化极具挑战性。此外，当试图将许多量子处理器元件适配到小的空间中时，在与控制电子器件的接口中涉及到许多困难。在制定本文所描述的架构时，发明人已经“打破”CMOS制造工艺的许多标准设计规则。
半导体中的局部自旋可以用于编码量子信息的基本位。硅(Si)量子点(QDs)是用于实现自旋量子位的有希望的候选者。有助于限定量子点结构的金属区域(诸如栅极等)可以通过在基本均匀厚度的介电层上图案化金属层以将金属与硅半导体区域分离来实现。量子点常规地通过几个这种栅极的组合的静电势来限定。这产生了问题，诸如如何通过将金属连接从小型金属栅极区域散布到电极区域以用于与经典控制电子器件接口连接来获得到许多栅极的信号等。处理器中的量子点区域越多，这呈现的难度越大，因此，制造量子计算机所需要的成千上万个量子点的可扩展阵列仍然是重大挑战，并且所描述的示例有助于缓解这种问题。
根据本发明的方面，本文提供了一种处理器元件。处理器元件包括硅层。处理器元件进一步包括一个或更多个导电电极。处理器元件进一步包括具有非均匀厚度的介电材料，介电材料至少设置在硅层和一个或更多个导电电极之间。在使用中，当向导电电极中的一个或更多个导电电极施加偏压电势时，一个或更多个导电电极的定位和介电材料的非均匀厚度一起限定电场分布，以在硅层和介电层之间的界面处诱导量子点。
有利地，本文描述的处理器元件使得能够限定栅极以及它们之间的隧穿势垒(tunnel barriers)而无需对金属或掺杂多晶硅层进行精确图案化。相反，将电子限定在区域(例如，量子点)所需的静电场分布可以通过在变化(非均匀)厚度的介电层之上沉积例如多晶硅的顶栅极来提供。因而，本文描述的处理器元件比其他设计更容易制造，尽管用于CMOS制造的许多常规设计规则在该工艺中被打破。
贯穿本说明书，引用诸如“上方”和“下方”，或“上部”和“下部”等的方向术语。对此类术语的引用纯粹指示本文公开的实施例的特征的相对位置。例如，如果提到电极位于介电层上方且硅层位于介电层下方，则应理解，电极和硅层形成于介电层的相对侧上。即，方向术语(诸如，本文中所描述的那些方向术语)不指代相对于观察者的视点的方向，而是在所有方面应被视为相对术语。
此外，在下文中，笛卡尔轴已经用来定义部件的相对取向和定位。具体地，x轴和y轴用于描述水平面坐标系，并且z轴用于描述“竖直”方向。技术人员将理解，这样的轴的使用仅用于说明的目的，并且帮助读者理解本文描述的若干处理器元件的结构。轴线不以任何方式限制本发明的范围。
介电材料的厚度可以在最大厚度与最小厚度之间变化。最小厚度可以小于最大厚度的一半并且大于1nm。最大厚度可以被认为是CMOS工艺中的“厚氧化物厚度”，并且最小厚度可以被认为是CMOS工艺中的“薄氧化物厚度”。CMOS工艺中的厚氧化物示例性地用于提供电极与触点和其他导电特征件之间的隔离，从而提供非常高水平的隔离。CMOS工艺中的薄氧化物示例性地用于将栅电极与硅衬底分离，允许电场穿透硅衬底并且可具有1nm-10nm之间的厚度。在短的横向距离(例如＜40nm)内从薄氧化物改变成厚氧化物常规地被阻碍，从而打破CMOS“设计规则”，这是因为厚氧化物将不完全形成，并且因此将不提供良好的隔离。然而，为了本公开的目的，厚氧化物区域仅用于减小穿透硅衬底的电场，因此可以破坏该设计规则并且形成“中间”厚度氧化物的区域，其中限定了厚氧化物。
硅层可以具有非均匀厚度。例如，可以对硅层进行刻蚀，使得可以用介电材料填充硅层中的沟槽/沟道，使得介电材料具有非均匀厚度。
一个或更多个导电电极可以具有非均匀厚度。例如，一个或更多个导电电极可以被定形状成使得电极中的凹槽可以填充有介电材料。
处理器可进一步包括源电极。处理器元件可进一步包括漏电极。一个或更多个导电电极可以包括一个或更多个栅电极。诱导的量子点可以提供单个电子晶体管(SET)岛。因此，处理器元件可以包括单个电子晶体管。
处理器元件可以包括源电极和/或漏电极，并且量子点可以通过量子隧穿势垒与源极和/或漏极隔开。
量子点可以适用于限制用作量子位的电子或空穴。通过这种方式，CMOS处理器元件可以用作量子信息的处理器。
一个或更多个导电电极可以至少包括第二电极。在使用中，当向第二导电电极施加偏压电势时，一个或更多个导电电极的定位和介电材料的非均匀厚度可以一起限定电场分布，以在硅层和介电层之间的第二界面诱导第二量子点。
导电电极与第二导电电极之间的距离可以在10nm与140nm之间。例如，该距离可以在30nm到60nm之间。例如，该距离可以在40nm与50nm之间。
界面和第二界面可以是硅层与介电材料之间的截然不同的接触点。界面和第二界面可位于介电与硅层之间的相同连续平面上。术语“第二界面”仅旨在指由第二电极限定的第二区域，带电粒子可限制在该第二区域处。
量子点和第二量子点可以由量子隧穿势垒隔开。通过这种方式，第一量子点的控制可以用于操纵或读出限制在第二量子点内的电子的自旋状态(反之亦然)。第一量子点或第二量子点可以是SET岛。
第二量子点可以用于限定用作量子位的电子或空穴。
一个或更多个电极可以包括掺杂多晶硅电极。
处理器元件能够使用互补金属氧化物硅制造工艺来制造。
根据本发明的方面，提供了一种处理器元件。处理器元件包括硅层。处理器元件包括两个或更多个导电电极。处理器元件进一步包括具有非均匀厚度的介电材料，介电材料至少设置在硅层和两个或更多个导电电极之间。在使用中，当向两个或更多个导电电极中的每个导电电极施加偏压电势时，导电电极的定位和介电材料的非均匀厚度一起限定电场分布，以在硅层与介电层之间的界面处诱导第一量子点并且在硅层与介电层之间的第二界面处诱导第二量子点。第一量子点用作单个电子晶体管的岛，并且第二量子点用于限制用作量子位的电荷载流子。
根据本发明的方面，提供了一种量子信息处理器，该量子信息处理器包括如本文描述的多个处理器元件。
根据本发明的方面，提供了一种制造如本文描述的处理器元件的方法。该方法包括提供硅层。该方法进一步包括至少在用于导电电极的接触点处将介电层沉积在硅层上，介电层由介电材料形成。该方法进一步包括在介电层上的接触点处沉积一个或更多个导电电极。该方法进一步包括进一步沉积介电材料以填充一个或更多个导电电极下方的空隙。这样的制造方法不需要金属或掺杂多晶硅层的精确图案化。
根据本发明的方面，提供了一种制造如在此描述的处理器元件的方法。该方法包括提供具有鳍(fin)的硅层。该方法还包括在硅层的鳍中刻蚀沟槽。该方法进一步包括在硅层上沉积介电材料以填充经刻蚀的沟槽。该方法进一步包括在介电材料上沉积一个或更多个导电电极。
附图说明
现在将参考附图仅通过示例来描述本发明的实施例，在附图中：
图1A是处理器元件的横截面平面图；
图1B是图1A的处理器元件的第一横截面侧视图；
图1C是图1A的处理器元件的第二横截面侧视图；
图2A是处理器元件的横截面平面图；
图2B是图2A的处理器元件的第一横截面侧视图；
图2C是图2A的处理器元件的第二横截面侧视图；
图3A从第一角度示出了FIN场效应晶体管(FET)纳米线；
图3B从第二角度示出了FINFET纳米线；
图3C从第三角度示出了FINFET纳米线；
图4A展示了具有刻蚀的非均匀厚度的硅鳍的FINFET纳米线；
图4B展示了图4A的FINFET纳米线，其中刻蚀的空间填充有介电材料；
图4C展示了包括图4B的FINFET纳米线和导体层的处理器元件；以及
图5展示了用于操作如本文所描述的一个或更多个处理器元件的控制器的框图。
在整个说明书和附图中，相同的附图标记表示相同的部件。
具体实施方式
虽然下文描述了不同实施例，但本发明不限于这些实施例，并且这些实施例的变化可以很好地落入本发明的范围之内，本发明的范围仅由所附权利要求书限制。
图1A-图1C描绘了根据示例的处理器元件100。图1A示出处理器元件100在沿z轴的第一高度处的x-y平面中的剖视图。即，图1展示了如在处理器元件100内的第一高度处从上方(平面图)观察到的处理器元件100。具体地，该平面图处于图1B中的线A所示的高度处。图1B示出了大体上沿着方向B(图1A中所示)观察的处理器元件100的横截面图。图1B的源电极和漏电极未在图1A中示出。图1C展示大体上沿着方向C(图1A中所示)观察的处理器元件100的第二横截面图。虚线所示的特征件(例如，图1B和1C中的示例特征件104A和104B)仅为了指示目的而示出但被遮挡而不可见。
图1A-图1C的处理器元件100可以被实施为用于包括多个这些处理器元件的量子计算机的量子位控制元件。如下面将解释的，在图1A-图1C的处理器元件100中，诸如电子等的电荷载流子能够被限制于半导体的小区域(即，在量子点中)，其可以被带入到单个电子态相或几个电子态相中。图1A-图1C的处理器元件100提供了两个量子点，一个量子点用作单电子晶体管(SET)的岛，一个量子点用来限制用作自旋量子位的电荷载流子。
参见图1A-图1C，处理器元件100包括硅层106。硅层可以是各向同性富集的。在该示例中，使用各向同性富集的硅28Si。28Si可以是生长在常规硅衬底上的外延层。
处理器元件100进一步包括金属源电极112A和金属漏电极112B，各自连接至相应的金属过孔108A、108B。在源电极112A下方有欧姆区107A。在漏电极112B的下方存在欧姆区107B。源极区/漏极区可以通过标准CMOS技术来形成。
处理器元件进一步包括两个导电多晶硅电极105A和105B，通过专用过孔104A、104B各自耦接至金属布线，以用于成扇形散开至外部电压连接。在该示例中，多晶硅栅电极105A和105B以约40nm的距离(在那些电极分别与标记的薄介电区域102C和102D接触的点处)彼此分离。
如在图1A-图1C中可见，处理器元件100进一步包括薄介电材料区域，具体地，第一薄介电材料区域102A、第二薄介电材料区域102B、第三薄介电材料区域102C以及第四薄介电材料区域102D。在本示例中，介电材料包括二氧化硅(SiO2)。除了薄介电材料区域102A-102D之外，处理器元件还包括一个或更多个由介电材料构成的较厚区域101，使得处理器元件中的介电材料具有非均匀厚度。在本示例中的“厚”介电材料还包括SiO2，但是在实施例中可以不同于在位置102A-102D处使用的介电材料。即，在厚区域101中使用的介电材料可以与介电材料102A-102D相同，并且在制造期间以与薄介电区域102A-102D相同的密度和相同的阶段施加——图1A-图1C的阴影和标记仅用于指示性目的。在制造期间，可同时沉积薄介电区域和厚介电区域。即，可以在为电极提供导电材料之前沉积非均匀介电层。作为替代性示例，可首先形成薄氧化物区域，然后可通过经由掩膜的沉积来生长厚氧化物区域。作为另一替代性示例，可首先生长厚氧化物区域，然后掩膜厚氧化物区且将厚氧化物区选择性地刻蚀回至硅层；接着可在顶部上生长薄氧化物。
以这种方式，处理器元件100包括介电材料101、102A-102D，使得介电材料至少设置在硅层106和多晶硅电极105A、105B之间，并且在硅层106和多晶硅电极105A、105B之间具有变化的厚度。在该示例中，介电材料在“薄”位置102A-102D处的厚度大约为5nm，但是可以高达10nm左右。介电材料的厚度在最大厚度与最小厚度之间变化，其中，最小厚度小于最大厚度的一半并且大于1nm。
第一导电电极105A和第二导电电极105B相应地覆盖薄介电材料区域102A-102D和厚介电材料区域101。金属过孔104A和104B可用于在处理器元件100的操作期间将导电电极保持在适当的偏压电势。
在硅层106与第一导电电极105A之间的区域中，介电材料具有非均匀厚度。具体地，存在横向分隔第一薄介电材料区域102A和第三薄介电材料区域102C的第一厚介电材料区域(在图1B中在其峰值高度“h”处大约60nm)，并且类似地，存在横向分隔第三薄介电材料区域102C和第二薄介电材料区域102B的第二厚介电材料区域(在图1B中在其峰值高度“h”处大约60nm)。即，用于电极的介电材料和导电材料被定形为在使用中在介电材料与硅层之间的界面处形成非均匀的静电电势。第一薄介电材料区域102A和第三介电材料区域102C间隔约40nm的距离。第二薄介电材料区域102B和第三介电材料区域102C间隔约40nm的距离。
技术人员将了解，图1B中的峰值高度“h”可以高达约150nm。技术人员将认识到，第一薄介电材料区域102A/第二区域102B与第三薄介电材料区域102C之间的间隔可以间隔10nm与140nm之间。
通过向金属过孔104A施加电势，在硅层106与二氧化硅102A、102B和102C之间的界面处的硅层106中形成诱导电荷载流子109的区域。
使用时，可以通过第一金属过孔104向第一导电电极105A施加偏压电势。取决于控制可允许范围(至击穿电压)和有用范围(阈值电压)的氧化物厚度，偏压电势可在-5V与+5V之间。向第一导电电极105A施加偏压电势在处理器元件内产生电场。位于导电电极105A和硅层106之间的介电材料减小了硅-介电边界处的电场的影响。厚电介质位于导电电极与硅层106之间的硅-介电边界的区域相对于仅薄介电材料位于导电电极与硅层106之间的边界的区域将具有减小的电场效应。因而，硅层106与第一多晶硅电极105A之间的介电材料的非均匀厚度在介电材料与硅的界面形成非均匀静电势。第一边界区域109处的电场可以足够大以在边界处诱导出反型层。然而，由于位于硅层106与第一导电电极105A(如上所述)之间的厚介电区域，所以在诱导的电荷载流子109与量子点110的区域处的硅与介电之间的界面处的电场大幅减小。这导致在边界处的电场不足以引起反型层的区域，并且因此在量子点110和源电极/漏电极之间的介电区域充当隧穿势垒。在第一区域109的反型层中的电荷载流子必须隧穿通过隧穿势垒，以便到达诱导的量子点110。Si/SiO2界面处的区域110是其中电子或空穴可以被隔离的区域。如果向金属过孔104A的远端施加足够的正电势，则将在区域110中使电子隔离；而如果向过孔104A的远端施加足够的负电势，则将在区域110中使空穴隔离。在示例中，施加到过孔104A的电势可以足以隔离量子点区域110中的单个电子，量子点110与源电极112A和漏电极112B之间具有量子隧穿势垒。以这种方式，形成单电子晶体管(SET)。
单电子晶体管相应地包括在硅层106中在连接至源电极与漏电极的隧穿结点之间形成的SET岛110，SET岛110之间的隧穿由施加至栅极电极105A的电势控制。通过隧穿，可以将电子加到SET岛110/从SET岛110减去电子，使其负充电或正充电。
SET岛110处过量电子的存在影响系统的静电能，其取决于SET的充电能：
其中Q岛是由ne给出的岛上的电荷，其中n是过量电子的数目以及e是一个电子的电荷，以及C是SET岛110的总电容。SET岛110的总电容包括到源电极和漏电极的隧穿结点的本征电容以及由电极105A控制的栅极电容。
SET的静电能量大致由下式给出：
其中，n栅极为基本栅极电荷的数量。SET的静电能量确定在源电极和漏电极之间的给定电势差处是否禁止或允许隧穿通过结点。这是库仑阻塞效应。漏极-源极电压确定电子在结点之前的能量——当电压高于库仑阻塞时，电子将克服阻塞并且将发生隧穿。阻塞的高度可由SET岛110上的过量电子的数目及栅极电荷确定。
经由施加至导电电极105A的电势偏压以及第三薄介电材料区域102C至第一薄介电材料区域102A和第二薄介电材料区域102B的接近度来设置SET岛与源极/漏极之间的耦合。施加到第一导电电极105A的电势偏压调谐点区域的电化学电势，使得一个或更多个电子限制在SET岛110处。通常，SET岛可限制在10个与100个电子之间。
图1C描绘了处理器元件在y-z平面中的横截面(沿着图1A中的虚线C)。第四薄介电材料区域102D位于硅层106和第二导电电极105B之间。在硅层106与第一导电电极105A和第二导电电极105B之间的介电材料可以具有非均匀厚度，使得介电材料(在第一导电电极或第二导电电极与硅层之间)的厚度随着y坐标变化。第一导电电极105A和第二导电电极105B由厚介电材料区域横向分隔开，其中厚度可以再次随着第一导电电极和第二导电电极之间的y坐标而变化。在此示例中，第一导电电极和第二导电电极相隔40nm的距离，尽管技术人员将了解，任何适合的距离是足够的，例如在10nm与140nm之间。第二量子点111可以限定在硅层106与第四薄介电材料区域102D之间的边界处。
可以通过第二金属过孔104B将电势偏压施加至第二导电电极105B。向第一导电电极105A和第二导电电极105B施加电势偏压，结合横向分隔第一导电电极105A和第二导电电极105B的介电材料的厚区域，在量子点110(SET岛110)和第二量子点111之间产生隧穿势垒。可以调谐导电电极的电势偏压，使得电荷载流子可以通过隧穿势垒从SET岛110隧穿至第二量子点111。可以调谐电势偏压，使得电场将单个电子限制在第二量子点111，使得电子可以用作量子位。由于SET岛110和量子点111中的量子位的接近度，它们可以电容耦合。
因此，处理器元件100包括SET，该SET具有第一量子点(充当SET岛110)，以及位于近侧的第二量子点111，该第二量子点111用于限制用作自旋量子位的电子。可以操纵SET岛110以便读出存储在量子点111中的量子位。两个量子点110和111的占用率由施加给过孔104A和104B的电压控制，并且可以调谐，以便将电子的相对小数量N限制在量子点。在简单的场景中，当占用率N是奇数时，每个量子点110、111承载S＝1/2的自旋，并且当占用率N是偶数时，每个量子点110、111承载S＝0的自旋。SET岛110与量子点111之间的隧穿取决于泡利自旋阻塞机制(Pauli spin-blockade mechanism)。具体地，当SET岛110和量子点111中的自旋相同时，则根据泡利排除原理禁止两个区域之间的隧穿。另一方面，如果SET岛110和量子点111中的自旋不同，那么能够实现隧穿。源电极和漏电极之间的电流流动的差异使得用户能够区分两种状态。具体地，设置岛110处的总电容取决于保持在第二量子点111中的自旋量子位的状态，并且相应地，可以通过分析克服SET的静电能量所需的漏极-源极电压来确定第二量子点111中的自旋量子位的状态。
量子点110、111相应地由电极105A和105B的组合的静电势以及介电材料的非均匀厚度限定。
处理器元件100可以通过任何合适的制造工艺形成，诸如40nm CMOS工艺等。例如，可以提供硅层106。厚氧化物层101可设置在硅层106上，并且厚氧化物层101可被刻蚀以提供导电过孔和电极的间隔，导电过孔通过剩余的薄氧化物层102A-102D与硅层106分离。导电过孔和电极可插入到厚氧化物层中形成的间隔中。
图2A-图2C从若干有利位置展示了根据本公开的另一示例的处理器元件200。图2A示出了在沿z轴的第一高度处的x-y平面中的处理器元件200的剖视图。即，图2A展示了在处理器元件200内的第一高度(具体地，如图2B中的线D所指示的高度)处从上方(平面图)观察到的处理器元件200的横截面。图2B示出了如基本上沿着方向E(图2A中所示)观察到的处理器元件的横截面视图。图2C示出了如基本上沿着方向F(图2A中所示)观察到的处理器元件200的横截面视图。图2B的源电极和漏电极未在图2A中示出。
参见图2A-图2C，处理器元件包括硅层207、一个或更多个导电电极205A-205D、以及薄介电材料区域202。除了薄介电材料区域202之外，还存在厚介电材料区域201，使得处理器元件中的介电材料具有非均匀厚度。介电材料201至少设置在硅层207与一个或更多个导电电极205A-205D之间。
由于在薄氧化物区域与厚氧化物区域之间的过渡处使用图案化的多晶硅边界，图2A-图2C中示出的处理器元件有利地诱导(在使用中)更好限定的量子点区域。
图2A描绘了除薄介电材料202和厚介电材料201区域之外的第一导电电极205A、第二导电电极205B、第三导电电极205C以及第四导电电极205D。薄介电材料区域202被厚介电材料区域201包围，其中厚介电材料201的厚度不一定是均匀的。介电材料在z方向上(即，在页面的平面之外)具有非均匀厚度。薄介电材料区域可以被称为介电材料的栅极层或栅极区域。薄介电材料区域和厚介电材料区域可以由相同的介电材料构成，并且该介电材料可以是氧化硅。薄介电材料区域可以通过刻蚀厚介电材料区域形成在处理器元件内。第一导电电极、第二导电电极、第三导电电极和第四导电电极至少部分地覆盖薄介电材料区域和厚介电材料区域。导电电极可由多晶硅形成。
第一金属过孔204A的第一端连接至第一导电电极205A，并且第一金属过孔204A的第二端连接至金属横杆206。类似地，第二金属过孔204B的第一端连接到第二导电电极205B，且第二金属过孔204B的第二端连接到金属横杆206。第三金属过孔204C连接至第三导电电极205C，并且第四金属过孔204D连接至第四导电电极205D。金属过孔可用于在处理器元件的操作期间将导电电极保持在偏压电势。由于第一金属过孔204A和第二金属过孔204B连接到同一金属横杆206，所以两者保持在同一电势下。第三金属过孔204C和第四金属过孔204D可以独立地保持在相同的电势偏压或不同的电势偏压。
图2B描绘了处理器元件的x-z平面中的横截面(沿着图2A中的虚线E)。图2B进一步描绘了在硅层内的金属源电极212A和金属漏电极212B，欧姆区208A和208B形成在硅层中的电极下方。源电极212A和漏电极212B分别连接到第五金属过孔209A和第六金属过孔209B。
第一导电电极205A、第二导电电极205B和第四导电电极205D通过薄介电材料区域202与硅层207分离并且通过厚介电材料区域在x方向上彼此横向分离。介电材料在z方向上具有非均匀厚度，在薄介电材料202和足够厚的介电材料区域之间交替以分离导电电极。导电电极被分隔100nm-150nm的距离(在厚氧化物层的厚度范围内)。
靠近第一导电电极205A和第二导电电极205B的区域中的薄介电材料区域202与硅层207之间的边界可以被认为是第一边界区域210。薄介电材料区域202与邻近第四导电电极205D的硅层207之间的边界可以被认为是第二边界区域或量子点211。
当使用时，可分别通过第一金属过孔204A、第二金属过孔204B和第四金属过孔204D将偏压电势施加至第一导电电极205A、第二导电电极205B和第四导电电极205D，其中，第一金属过孔204A和第二金属过孔204B连接至相同的金属横杆206。技术人员将了解，第一金属过孔204A和第二金属过孔204B不需要连接到同一金属横杆206。与图1A-图1C的示例一样，偏压电势可在-5V和+5V之间。
将偏压电势施加至导电电极以在处理器元件内产生电场。位于导电电极与硅层207之间的介电材料可用于降低硅-介电边界处的电场的影响。厚电介质位于导电电极与硅层207之间的硅-介电边界的区域相对于仅薄介电材料位于导电电极与硅层207之间的边界的区域将具有减小的电场效应。以此方式，可在硅层207中靠近源电极和漏电极处形成诱导的电荷载流子区域210。在电极205D下方的Si/SiO2界面，可以诱导量子点211。
如与关于图1A-图1C描述的示例一样，图2A-图2C的处理器元件200包括SET。具体地，量子点211充当源电极212A和漏电极212B之间的SET岛。有利地，处理器200允许SET岛211的大小由电极205D独立于施加到电极205A和205B的电势来控制。
图2C描绘了处理器元件200在y-z平面中的横截面(沿着图2A中的虚线F)。薄介电材料区域202可以位于硅层207与第三导电电极205C和第四导电电极205D之间。硅层207与第三导电电极和第四导电电极之间的介电材料可以具有非均匀厚度，使得介电材料的厚度(在第三导电电极或第四导电电极与硅层之间)随着y坐标而变化。第三导电电极205C和第四导电电极205D在y方向上由厚介电材料区域横向间隔约40nm(但是可选地在10nm与140nm之间)。第二量子点215可以在硅层207与薄介电材料区域202之间的界面处在接近量子点211的位置处被诱导。
可以通过第三金属过孔204C向第三导电电极205C施加电势偏压。对第一导电电极、第二导电电极和第四导电电极施加的电势偏压，与横向分隔第三导电电极205C和第四导电电极205D的厚介电材料区域相结合，在第一量子点211(或SET岛211)和第二量子点215之间产生隧穿势垒。可以调谐导电电极的电势偏压，使得电荷载流子可以通过隧穿势垒从SET岛211隧穿至第二量子点215。可以调谐电势偏压，使得电场将单个电子限制在第三边界区域215，使得第二量子点可以存储用作自旋量子位的电子。
SET岛211和图2C中所示的SET可以用作读出装置，用于通过测量SET岛211与量子点215的量子位之间的耦合(例如，电容性耦合)来测量量子点215中的量子位的量子状态，如以上关于图1A-图1C所描述的。
图3A-图3B描绘了鳍式场效应晶体管(FINFET)纳米线。FINFET是一种在现代处理器的设计中使用的非平面或“3D”晶体管的类型。图3A描绘了如在x-y平面中观察到的纳米线，图3B描绘了如在x-z平面中观察到的纳米线，图3C描绘了如在y-z平面中观察到的纳米线。FINFET纳米线包括层301，脊(ridge)302(或‘鳍’)位于层301上。纳米线可由硅形成。此处的‘鳍’可被认为是形成在刻蚀的块状硅中的FINFET，而‘纳米线’可被认为是在SOI技术中刻蚀的硅鳍(silicon fin)或线。
图3A-图3C的FINFET纳米线可以用作用于生产处理器元件的起始点。图4A-图4C描绘了使用FINFET纳米线形成的处理器元件的另一示例。图4A描绘了如关于图3A-图3C所描述的纳米线，其中，已经通过从纳米线的鳍301去除材料来刻蚀第一沟槽或沟道303A和第二沟槽或沟道303B。在该示例中刻蚀意味着硅层301具有非均匀厚度。
图4B描绘了如图4B所示的已刻蚀的鳍，其中，至少第一沟槽和第二沟槽填充有介电材料304(诸如氧化硅等)。该结构包括刻蚀的硅鳍301，在该硅鳍301上存在非均匀的介电材料层304，该非均匀的介电材料层304由于刻蚀到鳍301中的沟槽而在区域中较厚。
图4C描绘了通过在介电材料304上沉积材料层以形成导电电极305而形成的单电子晶体管(SET)。导电电极305可由多晶硅形成。第一边界区域306、第二边界区域307和第三边界区域308可以被限定在硅鳍301与薄介电材料区域304之间的界面处。如同上文关于图1A-图1C及图2A-图2C描述的实施例，非均匀介电层和电极305的定位界定介电材料304与硅层301之间的界面处的非均匀静电势。以此方式，限制区307可界定SET岛。
可以向导电电极305施加偏压电势，使得在SET内产生电场。介电层304与鳍301之间的边界层处的电场在薄介电材料区域与鳍之间的边界(即，第一边界区域、第二边界区域和第三边界区域)处将最强。介电材料用于减小硅鳍301之间以及硅鳍301内的边界处的电场。因此，第一边界区域、第二边界区域和第三边界区域中的电场可以强到足以在边界处诱导反型层。然而，在第一边界区域306和第二边界区域307之间以及第二边界区域307和第三边界区域308之间的边界的区域(即，靠近厚介电材料区域的区域)中，电场将不会足够强以诱导反型层。反型层在该区域中的缺少为反型层内的电荷载流子创建隧穿势垒，使得第一边界区域306内的电荷必须隧穿以便到达第二边界区域307(类似地，电荷载流子必须在第二边界区域和第三边界区域之间隧穿)。
可以调谐导电电极的电势偏压，使得电荷载流子可以从第一边界区域306隧穿通过隧穿势垒到第二边界区域307。电势偏压可被调谐使得电场将单个电子界定到第二边界区域307。第二边界区域因此可以用于限定SET岛，或者用于存储电荷载流子以用作自旋量子位。
图5是用于操作量子处理器的(经典的)控制器/计算设备500的框图，该量子处理器包括一个或更多个处理器元件，诸如以上描述的处理器元件100和200等。例如，计算设备500可包括计算装置。计算设备500可分布在多个连接的装置上。如本领域技术人员将理解的，可以使用图5中所示的其他架构。
参照附图，控制器/计算设备500包括一个或更多个(经典的)处理器510、一个或更多个存储器520、多个可选的用户界面(诸如可视显示器530和虚拟或物理键盘540等)、通信模块550、和可选的端口560和可选的电源570。部件510、部件520、部件530、部件540、部件550、部件560和部件570中的每一个部件使用不同总线互连。经典处理器510可以处理用于在计算设备500内执行的指令，包括经由通信模块550或经由端口560接收的存储在存储器520中的指令。
存储器520用于在计算设备500内存储数据。一个或更多个存储器520可以包括易失性存储器单元。一个或更多个存储器可以包括一个或更多个非易失性存储器单元。一个或更多个存储器520还可以是另一种形式的计算机可读介质，诸如磁盘或光盘等。一个或更多个存储器520可以为计算设备500提供大容量存储。用于执行如本文中所描述的方法的指令可存储在一个或更多个存储器520内。
设备500包括多个用户界面，该多个用户界面包括可视化器件(诸如可视显示器530等)以及虚拟或专用用户输入装置(诸如键盘540等)。
通信模块550适用于在处理器510与远程系统之间发送和接收通信。例如，通信模块550可以用于经由诸如互联网的通信网络发送和接收通信。
端口560适用于接收例如包含有待由处理器510处理的指令的非瞬态计算机可读介质。
处理器510被配置成接收数据、访问存储器520、并且根据从所述存储器520或连接到端口560的计算机可读存储介质、从通信模块550或从用户输入装置540接收的指令进行动作。
参照图1A-图1C的处理器元件100(尽管这同样适用于图2A-图2C的处理器元件200)，图5的经典处理器510被配置成用于将偏压电势施加到处理器元件100的导电过孔104A的远端，以便在介电层102C与硅层106之间的界面处诱导量子点110。
处理器510进一步被配置成向处理器元件100的导电过孔104B的远端施加偏压电势，以便在介电层102D与硅层106之间的第二界面处诱导第二量子点111，该第二量子点111用于将一个或更多个电子或空穴限制在硅层中。
处理器510可进一步被配置为在处理器元件100的源电极和漏电极之间施加电压。如上所述，漏极-源极电压可以用于读出存储在第二量子点111中的任何自旋量子位的逻辑状态。处理器510可以进一步被配置为通过操纵限制在SET岛110中的电子或空穴的状态来操纵限制在第二量子点111内的量子位的逻辑状态。
设想了所描述的实施例的变体。例如，可以以任何方式组合所有公开的实施例的特征。
在以上提供的处理器元件的许多示例中，提供SET和第二量子点两者。技术人员将认识到，在本文中描述的技术和设计可以用于单独产生SET，或者单独产生量子点。
可以形成此类处理器元件的阵列。例如，处理器可以包括这样的处理器元件的阵列。
虽然以上已经提及了二氧化硅，但本领域技术人员将认识到可以使用任何适合的介电材料，例如氧化铪。
第一量子点和第二量子点可以间隔10nm与140nm之间。典型的量子点尺寸可以在1nm与100nm之间(即，足够小以在其中具有单个电子，并且能级之间的间距足够大以使较高能级的热占用率不太可能)。
将理解的是，如本文描述的不同方法或至少其方面可以由计算机程序来实现。该计算机程序可以包括计算机代码，该计算机代码被布置成用于指示计算机以致使执行上述不同方法中的一个或更多个方法的功能，例如控制本文描述的制造方法。用于执行此类方法的计算机程序和/或代码可被提供到计算机可读介质或计算机程序产品上的设备，诸如计算机等。计算机可读介质可以是例如电子、磁、光学、电磁、红外或半导体系统，或用于数据传输的传播介质，例如用于通过互联网下载代码。可替代地，计算机可读介质可以采取物理计算机可读介质的形式，诸如半导体或固态引导器、磁带、可移动磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和光盘(诸如CD-ROM、CD-R/W或DVD等)等。
诸如计算机等的设备可以根据这种代码被配置成用于根据本文讨论的不同方法执行一个或更多个过程。这样的设备可以采取数据处理系统的形式。这样的数据处理系统可以是分布式系统。例如，这样的数据处理系统可以跨网络分布。
上述实施例仅通过示例的方式描述，并且所描述的实施例在所有方面仅被视为说明性而非限制性的。应当理解的是，在不背离本发明的范围的情况下，可以对所描述的实施例做出变体。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：一种半导体结构的制备方法