具体实施方式

本发明提供了多个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对“第一特征形成在第二特征上或上方”的叙述，其可以是指“第一特征与第二特征直接接触”，也可以是指“第一特征与第二特征之间还存在有其他特征”，致使第一特征与第二特征并不直接接触。此外，本发明中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。

另外，针对本发明中所提及的空间相关的叙述词汇，例如：“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图式中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述也应通过类似的方式予以解释。

虽然本发明使用第一、第二、第三等等用词，以叙述种种元件、部件、区域、层、及/或区块(section)，但应了解此等元件、部件、区域、层、及/或区块不应被此等用词所限制。这些用词仅是用以区分某一元件、部件、区域、层、及/或区块与另一个元件、部件、区域、层、及/或区块，其本身并不意含及代表所述元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一元件、部件、区域、层、或区块也可以以第二元件、部件、区域、层、或区块来命名。

本发明中所提及的“约”或“实质上”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，也即在没有特定说明“约”或“实质上”的情况下，仍可隐含“约”或“实质上”的含义。

在本发明中，“三五族半导体(group III-V semiconductor)”是指包含至少一III族元素与至少一V族元素的化合物半导体。其中，III族元素可以是硼(B)、铝(Al)、镓(Ga)或铟(In)，而V族元素可以是氮(N)、磷(P)、砷(As)或锑(Sb)。进一步而言，“三五族半导体”可以包括：氮化镓(GaN)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、氮化铝镓(AlGaN)、氮化铟铝镓(InAlGaN)、氮化铟镓(InGaN)、氮化铝(AlN)、磷化镓铟(GaInP)、砷化铝镓(AlGaAs)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)、氮化铝(AlN)、磷化镓铟(GaInP)、砷化铝镓(AlGaAs)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)、其类似物或上述化合物的组合，但不限于此。此外，根据需求，三五族半导体内也可包括掺质，而为具有特定导电型的三五族半导体，例如N型或P型III-V族半导体。

虽然下文是通过具体实施例以描述本发明的发明，然而本发明的发明原理也可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，这些被省略的细节是属于所属技术领域中具有通常知识者的知识范围。

本发明是关于一种高压半导体装置或高电子迁移率晶体管(HEMT)，例如是可以作为电压转换器应用的功率切换晶体管。相较于硅功率晶体管，由于III-V HEMT具有较宽的能带间隙，因此具有低导通电阻(on-state resistance,R_ON)与低切换损失的特征。

图1是根据本发明一实施例所绘示的高压半导体装置的剖面示意图。如图1所示，高压半导体装置例如是增强型高电子迁移率晶体管10，设置在基底100上，且基底100上依序可设置有缓冲层102、III-V族沟道层(或称三五族沟道层)104、III-V族阻挡层(或称三五族阻挡层)106、钝化层116、及至少一层间介电层(例如：第一层间介电层124、第二层间介电层126、第三层间介电层154)。绝缘结构128可以被设置于III-V族沟道层104和III-V族阻挡层106的两侧。

堆栈结构160包括依序堆栈的III-V族盖层112和蚀刻停止层114，设置于III-V族阻挡层106的表面，并且被第一层间介电层124覆盖。栅极电极140可以被设置于第一层间介电层124的栅极接触洞130内。由于堆栈结构160可以自栅极接触洞130暴露出，使得栅极电极140得以电连接至下方的堆栈结构160。

源极电极144可以设置于堆栈结构160的一侧且顺向性的设置于第一层间介电层124内的源极接触洞132内，并且和下方的半导体层，例如III-V族沟道层104，形成欧姆接触。场板(field plate)146可以沿着第二层间介电层126的顶面而设置，而跨过堆栈结构160的上方。场板146可电连接至源极电极144，以用于调控半导体层(例如III-V族沟道层104及/或III-V族阻挡层106)内的电场分布。根据本发明的一实施例，场板146及源极电极144可以通过同一沉积制程而形成，因此彼此之间可具有相同的组成，但不限定于此。

在一实施例中，栅极电极140与源极电极144的材料可包含导电材料，例如，金属、合金、金属氮化物或半导体材料。在一些实施例中，金属可包含金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、钼(Mo)等其它合适的导电材料、或前述的组合。

至少两个漏极电极，例如第一漏极电极142及第二漏极电极148，可以相对于源极电极144而设置，而设置于堆栈结构160的另一侧。其中，第一漏极电极142可以被设置于第一层间介电层124的第一漏极接触洞134内，且第一漏极电极142的组成可以相同于栅极电极140的组成，例如是包括肖特基接触金属的组成。在一实施例中，第一漏极电极142的底面143可以设置于钝化层116上。在一较佳实施例中，第一漏极电极142的底面143可以选择性地电连接至下方的半导体层，例如III-V族阻挡层106，而形成肖特基接触。根据本发明的一实施例，第一漏极电极142可贯穿钝化层116，而和下方半导体层电性连接，但本发明并不以此为限。在本发明中，肖特基接触金属是指可以和相接触的半导体层产生肖特基接触(Schottky contact)的金属、合金或其堆栈层，例如是TiN、W、Pt、Ni或Ni/Au，但不限定于此。又，第二漏极电极148可以被设置于第一层间介电层124的第二漏极接触洞136内，且第二漏极接触洞136侧向分离于第一漏极接触洞134。第二漏极电极148的组成可以不同于栅极电极140和第一漏极电极142的组成，而和第一源极电极144具有相同的组成。举例而言，第二漏极电极148的组成可以是包括欧姆接触金属。第二漏极电极148的底面可以电连接至下方的半导体层，例如III-V族沟道层104，而形成欧姆接触。在本发明中，欧姆接触金属是指可以和相接触的半导体层产生欧姆接触(ohmic contact)的金属、合金或其堆栈层，例如是Ti/Al、Ti/Al/Ti/TiN、Ti/Al/Ti/Au、Ti/Al/Ni/Au或Ti/Al/Mo/Au，但不限定于此。

进一步而言，第一漏极电极142可以电连接至第二漏极电极148，例如是通过设置于第一漏极电极142上方的连接部而使得第一漏极电极142电连接至第二漏极电极148。举例而言，连接部可包括导电插塞150和导电连线152，其中导电插塞150可以被设置于第二层间介电层126的开孔150中，而导电连线152可以被顺向地设置于第二层间介电层126的顶面。根据本发明的一实施例，连接部(例如导电插塞150或导电连线152)、及第二漏极电极148可以通过同一沉积制程而形成，因此彼此之间可具有相同的组成，但不限定于此。根据其他实施例，连接部(例如导电插塞150或导电连线152)的组成可相同于第一漏极电极142的组成，而不同于第二漏极电极148的组成。此外，连接部的组成也可以选自其他金属或合金，而不同于第一漏极电极142和第二漏极电极148的组成。

根据本发明的一实施例，第一漏极电极142的底面143可高于第二漏极电极148的底面，使得第一漏极电极142的底面143及第二漏极电极148的底面可各自接触不同的半导体层。此外，第一漏极电极142和第二漏极电极148之间可设置第一层间介电层124，且导电插塞150和第二漏极电极148之间可设置第二层间介电层126。

根据本发明的一实施例，由于第一漏极电极142和第二漏极电极148分别位于分离设置的第一漏极接触洞134和第二漏极接触洞136内，因此第一漏极电极142的底面宽度W及第一漏极电极142和第二漏极电极148间的距离L_DD可以被独立控制；此外，第一漏极电极142的底面宽度W及堆栈结构160和第一漏极电极142间的距离L_GD也可以被独立控制。换言之，当增加或减少第一漏极电极142的底面宽度W时，不必然会增加或减少距离L_DD或距离L_GD。由于第一漏极电极142的底面宽度W的增加通常会造成导通电阻的增加，而为了在不增加导通电阻的情况下，以降低高压半导体装置的电场分布，并进而降低高压半导体装置的截止电流，根据本发明的一实施例，可以在不改变底面宽度W的情况下，任意设定第一漏极电极142和堆栈结构160间的距离L_GD，以优化III-V族阻挡层106和III-V族沟道层104内的电场分布(或电位分布)，进而降低高压半导体装置的截止电流。

根据本发明的一实施例，上述基底100可以是块硅基板、碳化硅(SiC)基板、氧化铝(Al₂O₃)基板(或称蓝宝石(sapphire)基板)、氮化铝(AlN)等陶瓷基底、绝缘层上覆硅(silicon on insulator，SOI)基板或绝缘层上覆锗(germanium on insulator，GOI)基板，但不限定于此。在另一实施例中，基底100还包含单一或多层的绝缘材料层以及/或其他合适的材料层(例如半导体层)与一核心层。绝缘材料层可以是氧化物、氮化物、氮氧化物、或其他合适的绝缘材料。核心层可以是碳化硅(SiC)、氮化铝(AlN)、氮化铝镓(AlGaN)、氧化锌(ZnO)或氧化镓(Ga₂O₃)、或其他合适的陶瓷材料。在一实施例中，单一或多层的绝缘材料层以及/或其他合适的材料层包覆核心层。根据本发明的一实施例，上述III-V族沟道层104可包含一层或多层III-V族半导体层，III-V族半导体层的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定于此。缓冲层102可以用于降低存在于基底100和在III-V族沟道层104之间的应力或晶格不匹配的程度。III-V族沟道层104也可以是被掺杂的一层或多层III-V族半导体层，例如是P型的III-V族半导体层。对P型的III-V族半导体层而言，其掺质可以是C、Fe、Mg或Zn，或不限定于此。上述III-V族阻挡层106可包含一层或多层III-V族半导体层，且其组成会不同于III-V族沟道层104的III-V族半导体。举例来说，III-V族阻挡层106可包含AlN、Al_yGa_1-yN(0＜y＜1)或其组合。根据一实施例，III-V族沟道层104可以是未经掺杂的GaN层，而III-V族阻挡层106可以是本质上为N型的AlGaN层。由于III-V族沟道层104和III-V族阻挡层106间具有不连续的能隙，通过将III-V族沟道层104和III-V族阻挡层106互相堆栈设置，电子会因压电效应(piezoelectric effect)而被聚集于III-V族沟道层104和III-V族阻挡层106之间的异质接面，因而产生高电子迁移率的薄层，也即二维电子气(2-DEG)区域120。相较之下，针对被III-V族盖层112所覆盖的区域，由于不会形成二维电子气，因此可视为是二维电子气截断区域122。根据本发明的一实施例，由于第一漏极电极142未深入至III-V族阻挡层106中，因此二维电子气区域120可以被形成于第一漏极电极142之下。III-V族盖层112可包含一层或多层III-V族半导体层，且III-V族半导体层的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定于此。此外，III-V族盖层112也可以是被掺杂的一层或多层III-V族半导体层，例如是P型的III-V族半导体层。对于P型的III-V族半导体层而言，其掺质可以是C、Fe、Mg或Zn，但不限定于此。根据本发明的一实施例，III-V族盖层112可以是P型的GaN层。根据本发明的一实施例，蚀刻停止层114可以包括金属氮化物，可例如是氮化钛，且蚀刻停止层114和第一层间介电层124之间可具有不同蚀刻速率。根据本发明的一实施例，钝化层116可以是厚度介于0.5纳米至10纳米的薄介电层，其可用于消除或减少存在于III-V族沟道层104侧壁和III-V族阻挡层106顶面的表面缺陷，进而提升二维电子气区域120的电子迁移率。根据本发明的一实施例，钝化层116可以是氮化硅(SiN)、氮氧化硅(SiON)、氮化铝(AlN)、氧化铝(Al₂O₃)或氧化硅(SiO₂)，但不限定于此。第一层间介电层124、第二层间介电层126、及第三层间介电层154彼此之间可以具有相同或不同的组成，例如是SiN、AlN、Al₂O₃、SiON或SiO₂，但不限定于此。

图2是根据本发明一实施例沿着图1的A-A'切线所绘示的高压半导体装置的俯视示意图。如图2所示，栅极电极140、源极电极144、第一漏极电极142、及第二漏极电极148之间可以平行设置，使得彼此之间的长轴方向互相平行。根据本发明的一实施例，栅极电极140和第一漏极电极142呈现条状，源极电极144和第二漏极电极148系呈现环状，但不限定于此。根据本发明一实施例，栅极电极140、源极电极144、第一漏极电极142、及第二漏极电极148可任意选自条状或环状。又，根据本发明的一实施例，源极电极144和第二漏极电极148中的其中一者可以呈现圆形，因此源极电极144和第二漏极电极148中的另一者、第一漏极电极142、与栅极电极140可以环绕住所述圆形电极的外围，而形成共心电极。

图3是根据本发明一实施例所绘示的具有多个漏极电极的高压半导体装置的剖面示意图。图2所示的高压半导体装置可例如是增强型高电子迁移率晶体管10'，其结构类似于图1所示的增强型高电子迁移率晶体管10。然而，图2所示的实施例和图1所示的实施例的主要差异在于，图2所示的第一漏极电极142会深入至III-V族阻挡层106中，致使第一漏极电极142可以更有效地控制III-V族阻挡层106和III-V族沟道层104内的电场分布(或电位分布)，进而达成降低高压半导体装置的截止电流的效果。

图4是根据本发明一实施例所绘示的具有多个漏极电极的高压半导体装置的剖面示意图。图4所示的高压半导体装置可例如是增强型高电子迁移率晶体管10"，其结构类似于图1所示的增强型高电子迁移率晶体管10。然而，图4所示的实施例和图1所示的实施例的主要差异在于，图4所示的增强型高电子迁移率晶体管10"包括多个第一漏极电极142、142'，且各第一漏极电极142、142'均可以和下方的半导体层，例如III-V族阻挡层106，形成肖特基接触。第一漏极电极142'可相邻于第一漏极电极142而设置，两者的底面143、143'之间可以互相分离而具有距离L'_DD。根据不同需求，第一漏极电极142'的底面宽度W'可以相同或不同于第一漏极电极142的底面宽度W。第一漏极电极142'可以电连接至第一漏极电极142和第二漏极电极148，例如是通过设置于第一漏极电极142'顶部的导电插塞150'而电连接至第一漏极电极142和第二漏极电极148。通过设置多个第一漏极电极142、142'，可以更弹性地调整电场的分布。

为了使本技术领域中具有通常知识者可据以实现本发明的发明，以下进一步具体描述本发明的高压半导体装置的制作方法。

图5是根据本发明一实施例所绘示的基底上设置有III-V族沟道层、III-V族阻挡层、栅极结构、及层间介电层的高压半导体装置的剖面示意图。如图5所示，在高电子迁移率晶体管20的一制程阶段，基底100上可依序堆栈有缓冲层102、III-V族沟道层104、III-V族阻挡层106、堆栈结构160、钝化层116、及第一层间介电层124。接触洞，例如栅极接触洞130和第一漏极接触洞134，可被设置于第一层间介电层124中，以暴露出下方的钝化层116。根据本发明的一实施例，可以通过任何合适的方式以形成基底100上的各堆栈层，例如可通过分子束磊晶(molecular-beam epitaxy,MBE)、金属有机化学气相沉积(metal-organicchemical vapor deposition,MOCVD)、氢化物气相磊晶(hydride vapor phase epitaxy,HVPE)、原子层沉积(atomic layer deposition,ALD)或其他合适的沉积方式。其中，缓冲层102可能包括复数个子半导体，且其整体的电阻值会高于基底100上其他层的电阻值。具体而言，缓冲层102中的部分元素的比例，例如金属元素，会由基底100往III-V族沟道层104的方向逐渐改变。举例而言，对于基底100和III-V族沟道层104分别为硅基底和GaN层的情形，缓冲层102可以是组成比例渐变的氮化铝镓(Al_xGa_1-xN)，且顺着基底100往III-V族沟道层104的方向，所述X值会以连续或阶梯变化方式自0.9降低至0.15。

图6是根据本发明一实施例所绘示的层间介电层中设置有栅极电极和第一漏极电极的高压半导体装置的剖面示意图。如图6所示，可以经由合适的沉积制程，以在第一层间介电层124的顶面、栅极接触洞130内及第一漏极接触洞134内形成导电层，例如是包括肖特基接触金属的复合导电层。之后，施行光微影和蚀刻制程，以图案化导电层，而形成栅极电极140和第一漏极电极142。根据本发明的一实施例，对于开口面积较小的栅极接触洞130和第一漏极接触洞134而言，导电层可能会完全填满接触洞130和第一漏极接触洞134，但不限定于此。

接着，可全面性的沉积第二层间介电层，以覆盖住第一层间介电层124、栅极电极140和第一漏极电极142。

图7是根据本发明一实施例所绘示的层间介电层中设置有源极接触洞和第二漏极接触洞的高压半导体装置的剖面示意图。如图8所示，在形成第二层间介电层126之后，可以通过光微影和蚀刻制程，以在第一层间介电层124和第二层间介电层126中形成分离设置的源极接触洞132和第二漏极接触洞136，其中源极接触洞132和第二漏极接触洞136的底部可以深入至III-V族沟道层104中，但不限定于此。之后，可以施行另一光微影和蚀刻制程，以在第二层间介电层126中形成开孔138，使得第一漏极电极142的顶面可自开孔138暴露出。

图8是根据本发明一实施例所绘示的层间介电层中设置有源极电极和第二漏极电极的高压半导体装置的剖面示意图。如图8所示，可以经由合适的沉积制程，以在第二层间介电层126的顶面和源极接触洞132、第二漏极接触洞136、及开孔138内形成导电层，例如是包括欧姆接触金属的复合导电层。之后，施行光微影和蚀刻制程，以图案化导电层，而形成源极电极144、场板146、第二漏极电极148、导电插塞150、及导电连线152。根据本发明的一实施例，对于开口面积较小的开孔138，导电层可能会完全填满开孔138；而对于开口面积较大的源极接触洞132和第二漏极接触洞136，导电层可顺向性地覆盖住接触洞132、136的侧壁，但不限定于此。

接着，可以在第二层间介电层126、源极电极144、场板146、第二漏极电极148、导电插塞150、及导电连线152之上沉积第三层间介电层，以获得如图1所示的高电子迁移率晶体管10。

图9是本发明一实施例的高压半导体装置的制作方法流程图。如图9所示，根据本发明的一实施例，制作高电子迁移率晶体管的方法200可包括：步骤202：提供半导体基底，其上依序堆栈有三五族沟道层、三五族阻挡层、三五族盖层、层间介电层；步骤204：在层间介电层中形成栅极接触洞和第一漏极接触洞；步骤206：形成栅极电极和第一漏极电极，分别位于栅极接触洞和第一漏极接触洞内；步骤208：在层间介电层中形成源极接触洞和第二漏极接触洞；步骤210：形成源极电极和第二漏极电极，分别位于源极接触洞和第二漏极接触洞内，且第二漏极电极电连接至第一漏极电极。

根据本发明的上述实施例，通过设置底面彼此侧向分离的第一漏极电极及第二漏极电极，且第一漏极电极会和下方的半导体层形成肖特基接触，而第二漏极电极会和下方的半导体层形成欧姆接触，可以在不改变第一漏极电极底面宽度的情况下，任意设定第一漏极电极和栅极结构之间的距离，如此不仅可以改善高压半导体装置的表面电场的分布，而降低了装置的截止电流，同时可以避免过度增加第一漏极电极底面和下方半导体层之间的接触面积，而可避免高压半导体装置的导通电阻的增加。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。