具体实施方式

下面结合说明书附图，对本申请实施例的方案进行详细说明。

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透彻理解本申请。

本文中术语“系统”和“网络”在本文中常被可互换使用。本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。此外，本文中的“多”表示两个或者多于两个。

请参阅图1，图1是本申请输出缓冲器第一实施例的结构示意图。本实施例的输出缓冲器包括前置驱动电路10和输出级电路12；前置驱动电路10包括第一或门100和第一与门102；第一或门100通过第一反相器104接收输出使能信号OE、通过第二反相器106接收输出信号DATA、并输出逻辑控制信号VP；第一与门102接收输出使能信号OE、通过第二反相器106接收输出信号DATA、并输出逻辑控制信号VN；输出级电路12包括一第一P型晶体管120和一第一N型晶体管122，第一P型晶体管120的源极与VDDIO接口相连接，第一N型晶体管122的源极与VSSIO接口相连接，第一P型晶体管120的漏极和第一N型晶体管122的漏极分别与输出级负载电容124的一端相连接，输出级负载电容124的另一端接地；输出缓冲器还包括第一栅极驱动增强电路14和第二栅极驱动增强电路16；第一P型晶体管120的栅极VPG通过第一栅极驱动增强电路14与第一或门100的输出端连接，第一栅极驱动增强电路14用于向第一P型晶体管120的栅极VPG增加过驱动电压以增强第一P型晶体管120的驱动能力；第一N型晶体管122的栅极VNG通过第二栅极驱动增强电路16与第一与门102的输出端连接，第二栅极驱动增强电路16用于向第一N型晶体管122的栅极VNG增加过驱动电压以增强第一N型晶体管122的驱动能力。

可以理解的是，输出信号DATA是需要输出到芯片外的数据，输出使能信号OE可以控制输出变成高阻态；第一P型晶体管120和第一N型晶体管122组成了推挽型输出缓冲器(push-pull output buffer)，其中，第一P型晶体管120的栅极VPG由一个第一或门100控制，第一N型晶体管122的栅极VNG由一个第一与门102控制；输出级负载电容124可以由片内寄生电容、封装寄生电容、PCB走线寄生电容、交互芯片的输入电容等组成。在工作时，第一P型晶体管120和第一N型晶体管122可以对输出级负载电容124进行充电或放电，从而可以使输出信号DATA经过输出缓冲器后在输出端看到的信号从0翻转为1或从1翻转为0，本申请采用0表示低电平、1表示高电平，且0为VSSIO接口的电位，1为VDDIO接口的电位。

请结合图2a和图2b，其中，图2a是图1的输出缓冲器中输出级电路12的等效原理示意图，图2b是输出缓冲器的输出驱动能力和输出波形的关系示意图。在对输出级负载电容124进行充放电时，如图2a所示，第一P型晶体管120可以等效成一个第一电阻1200，第一N型晶体管122可以等效成一个第二电阻1220，其充放电时间由第一电阻1200、第二电阻1220和输出级负载电容124构成的RC的时间常数来决定，若第一P型晶体管120和第一N型晶体管122的等效电阻大，则信号翻转过程会比较慢，因此第一电阻1200、第二电阻1220即代表输出缓冲器的驱动能力；可以理解的是，第一电阻1200和第二电阻1220的值可能相等也可能不相等，第一电阻1200和第二电阻1220的具体值需要对应不同的设计来进行设置。图2b表示了输出缓冲器的不同输出驱动能力的输出波形，最上方的理想输出波形中，第一电阻1200和第二电阻1220的阻值均为0，此时输出驱动能力无穷大，但实际上不可能实现；实际输出波形1～4分别代表输出驱动能力由强逐渐变弱时，输出波形的变化趋势：在实际输出波形1中，输出驱动能力对输出波形影响不大，信号翻转正常；在实际输出波形2中，输出波形的上升和下降时间已经明显变长；而在实际输出波形3中，输出波形只能刚刚好翻转到最高电位VDDIO和最低电位VSSIO；在实际输出波形4中，输出波形进一步恶化，在正常的工作频率下信号已经不足以翻转到最高电位VDDIO和最低电位VSSIO，输出驱动能力明显不足以支持正常工作。

因此，为了解决在标准工作电压甚至是极低工作电压下输出缓冲器的输出驱动能力不足的问题，本申请通过在第一P型晶体管120的栅极VPG与第一或门100的输出端之间加入第一栅极驱动增强电路14、在第一N型晶体管122的栅极VNG与第一与门102的输出端之间加入第二栅极驱动增强电路16，第一栅极驱动增强电路14用于向第一P型晶体管120的栅极VPG增加过驱动电压，通过第一栅极驱动增强电路14向第一P型晶体管120的栅极VPG提供过驱动电压、第二栅极驱动增强电路16向第一N型晶体管122的栅极VNG增加过驱动电压，从而可以增强输出级的过驱动电压，进而在不增加第一P型晶体管120和第一N型晶体管122尺寸的前提下、在所用器件的标准工作电压的1/2甚至1/4的工作电压下增强输出级的驱动能力，使输出缓冲器实现高驱动能力，可以驱动大电容负载。

请结合图3，图3是本申请输出缓冲器中第一栅极驱动增强电路14一实施例的结构示意图。本实施例中，第一栅极驱动增强电路14包括第三反相器140、第四反相器141、第二P型晶体管142、第三P型晶体管143、第二N型晶体管144、第三N型晶体管145、第四N型晶体管146和第一升压电容147；第三反相器140、第四反相器141和第一升压电容147依次串联连接，第三反相器140的输入端与第一或门100的输出端连接；第二P型晶体管142的源极与VDDIO接口相连接，第二P型晶体管142的漏极和第二N型晶体管144的漏极相连接，第二P型晶体管142的栅极和第二N型晶体管144的栅极分别连接于第三反相器140的输出端；第三P型晶体管143、第四N型晶体管146和第三N型晶体管145依次串联连接，第三P型晶体管143的源极与VDDIO接口相连接，第三P型晶体管143的漏极和第四N型晶体管146的漏极分别与第一P型晶体管120的栅极VPG相连接，第四N型晶体管146的源极与第三N型晶体管145的漏极相连接，第三N型晶体管145的源极与VSSIO接口相连接，第三N型晶体管145的栅极与第二P型晶体管142的漏极相连接，第三P型晶体管143的栅极和第四N型晶体管146的栅极分别连接于第三反相器140的输出端，第二N型晶体管144的源极和第一升压电容147远离第四反相器141的一端分别连接于第三N型晶体管145的漏极。

可以理解的是，当第一或门100输出的逻辑控制信号VP＝1时，经过第三反相器140后输出为0，使得第二P型晶体管142和第三P型晶体管143为导通状态，而第二N型晶体管144和第四N型晶体管146关断；于是第二P型晶体管142可以把第三N型晶体管145的栅极拉到高电位，让第三N型晶体管145处于导通状态，同时第三P型晶体管143把输出级电路12中的第一P型晶体管120的栅极VPG拉到高电位，让第一P型晶体管120关断；同时，信号在经过第四反相器141后输出为1，由于第三N型晶体管145处于导通状态，第一升压电容147一端与第四反相器141的输出端连接，另一端与第三N型晶体管145的漏极连接，因此第一升压电容147两端会进行充电，电压等于VDDIO的电压，节点VFP的电位为VSSIO。而当第一或门100输出的逻辑控制信号VP＝0时，第三反相器140的输出为1，使得第二P型晶体管142和第三P型晶体管143关断，而让第二N型晶体管144和第四N型晶体管146导通，第二N型晶体管144的导通可以把第三N型晶体管145的栅极拉到等于节点VFP的低电位，此时第三N型晶体管145关断；同时，第四反相器141的输出为0，由于第一升压电容147已经存储了等于VDDIO电压的电荷，于是节点VFP会变成负电压，由于第四N型晶体管146导通，因此节点VFP的负电压会直接驱动第一P型晶体管120的栅极VPG。可以理解的是，当需要打开第一P型晶体管120时，可以通过第一栅极驱动增强电路14的节点VFP的负电压提供给第一P型晶体管120过驱动电压，进而可以实现增强第一P型晶体管120的驱动能力。

请结合图4，图4是本申请输出缓冲器中第二栅极驱动增强电路16一实施例的结构示意图。本实施例中，第二栅极驱动增强电路16包括第五反相器160、第六反相器161、第四P型晶体管162、第五P型晶体管163、第六P型晶体管164、第五N型晶体管165、第六N型晶体管166和第二升压电容167；第五反相器160、第六反相器161和第二升压电容167依次串联连接，第五反相器160的输入端与第一与门102的输出端连接；第六N型晶体管166的源极与VSSIO接口相连接，第六N型晶体管166的漏极和第六P型晶体管164的漏极相连接，第六N型晶体管166的栅极和第六P型晶体管164的栅极分别连接于第五反相器160的输出端；第四P型晶体管162、第五P型晶体管163和第五N型晶体管165依次串联连接，第四P型晶体管162的源极与VDDIO接口相连接，第四P型晶体管162的漏极与第五P型晶体管163的源极相连接，第五P型晶体管163的漏极和第五N型晶体管165的漏极分别与第一N型晶体管122的栅极VNG相连接，第五N型晶体管165的源极与VSSIO接口相连接，第四P型晶体管162的栅极与第六N型晶体管166的漏极相连接，第五P型晶体管163的栅极和第五N型晶体管165的栅极分别连接于第五反相器160的输出端，第六P型晶体管164的源极和第二升压电容167远离第六反相器161的一端分别连接于第四P型晶体管162的漏极。

当第一与门102输出的逻辑控制信号VN＝0时，经过第五反相器160后输出为1，使得第五N型晶体管165和第六N型晶体管166为导通状态，而第五P型晶体管163和第六P型晶体管164关断；于是第六N型晶体管166可以把第四P型晶体管162的栅极拉到低电位，让第四P型晶体管162处于导通状态，同时第五N型晶体管165把输出级电路12中的第一N型晶体管122的栅极VNG拉到低电位，让第一N型晶体管122关断；同时，信号在经过第六反相器161后输出为0，由于第四P型晶体管162处于导通状态，第二升压电容167一端与第六反相器161的输出端连接，另一端与第四P型晶体管162的漏极连接，因此第二升压电容167两端会进行充电，电压等于VDDIO的电压，节点VFN的电位为VDDIO。而当第一与门102输出的逻辑控制信号VN＝1时，第五反相器160的输出为0，使得第五N型晶体管165和第六N型晶体管166关断，而让第五P型晶体管163和第六P型晶体管164导通，第六P型晶体管164的导通可以把第四P型晶体管162的栅极拉到等于节点VFN的高电位，此时第四P型晶体管162关断；同时，第六反相器161的输出为1，由于第二升压电容167已经存储了等于VDDIO电压的电荷，于是节点VFN的电压会比VDDIO电压更高，由于第五P型晶体管163导通，因此节点VFN的高电压会直接驱动第一N型晶体管122的栅极VNG。可以理解的是，当需要打开第一N型晶体管122时，可以通过第二栅极驱动增强电路16的节点VFN的高电压提供给第一N型晶体管122过驱动电压，进而可以实现增强第一N型晶体管122的驱动能力。

请结合图5，图5是图3的第一栅极驱动增强电路14的工作原理示意图。进一步地，第一升压电容147的容值大于第一P型晶体管120的第一栅极寄生电容1201。可以理解的是，由于第一P型晶体管120的栅极VPG处存在第一栅极寄生电容1201，所以第一升压电容147两端的电荷会分一部分向第一栅极寄生电容1201充电，稳定后节点VFP的负电压并不会到-VDDIO，但只要第一升压电容147的电容足够大，第一P型晶体管120的栅极VPG处就会有足够的负电压提供给第一P型晶体管120足够的过驱动电压，进而可以增强第一P型晶体管120的驱动能力。

同样地，第二栅极驱动增强电路16的工作原理类似于第一栅极驱动增强电路14。第二升压电容167的容值大于第一N型晶体管122的第二栅极寄生电容(未图示)，由于第一N型晶体管122的栅极VNG处存在第二栅极寄生电容，所以第二升压电容167两端的电荷会分一部分向第二栅极寄生电容充电，稳定后节点VFN的高电压并不会到2*VDDIO，但只要第二升压电容167的电容足够大，第一N型晶体管122的栅极VNG处就会有足够的高电压提供给第一N型晶体管122足够的过驱动电压，进而可以增强第一N型晶体管122的驱动能力。

请参阅图5，第一栅极驱动增强电路14和第二栅极驱动增强电路16的工作原理类似，此处以第一栅极驱动增强电路14为例，第一P型晶体管120的第一栅极寄生电容1201如图所示，第一栅极寄生电容1201等效地包含了栅源寄生电容Cgs、栅漏寄生电容Cgd等在内的栅极所有寄生电容。在第一升压电容147两端充满电、第一升压电容147的正端被第四反相器141的输出0驱动到低电位时，第一升压电容147的负端为了到达负电位，实际上需要帮第一栅极寄生电容1201充电，由于电流方向和负电荷移动方向相反，故此时电流方向是从第一栅极寄生电容1201往第一升压电容147流动的，而第一升压电容147的负端存储的负电荷会走到第一栅极寄生电容1201的负端，从而把第一栅极寄生电容1201的负端电位往下拉，从而能让第一P型晶体管120的栅极VPG变成负电位。进一步地，我们用升压电容Cb来统称第一升压电容147和第二升压电容167，用栅极寄生电容Cbar来统称第一P型晶体管120的第一栅极寄生电容1201和第一N型晶体管122的第二栅极寄生电容；在进行升压之前，升压电容Cb的两端充满电，电压为VDDIO，而此时栅极寄生电容Cbar的两端由于电位相等而没有存储任何电荷，那么在升压过程中，升压电容Cb上存储的电荷会和栅极寄生电容Cbar重新分配，分配后栅极寄生电容Cbar两端的电压就是第一P型晶体管120或第一N型晶体管122的栅源电压Vgs，由于第一P型晶体管120和第一N型晶体管122的栅源电压Vgs在开启时分别是负的和正的，所以记此时栅极寄生电容Cbar两端的电压为栅源电压|Vgs|；此时栅源电压|Vgs|的大小如公式(1)所示：

|Vgs|＝2*VDDIO*(Cb/(Cb+Cbar)) (1)

可以发现，当Cb>>Cpar时，|Vgs|≈2*VDDIO，因此，本申请通过第一栅极驱动增强电路14和第二栅极驱动增强电路16的作用，可以使输出级电路12的第一P型晶体管120和第一N型晶体管122的过驱动电压增强，甚至为原来的两倍，从而可以增强第一P型晶体管120和第一N型晶体管122的驱动能力。

请参阅图6，图6是本申请输出缓冲器第二实施例的结构示意图。与上一实施例的区别在于，本实施例的输出缓冲器还包括增强电路的控制电路18，增强电路的控制电路18用于根据VDDIO接口的电压值分别控制第一栅极驱动增强电路14和第二栅极驱动增强电路16的工作状态，以调整向第一P型晶体管120的栅极VPG和/或第一N型晶体管122的栅极VNG提供的过驱动电压的大小；其中，第一P型晶体管120和第一N型晶体管122的栅源电压Vgs的绝对值不超过第一P型晶体管120或第一N型晶体管122的标称电压。可以理解的是，由于通过第一栅极驱动增强电路14和第二栅极驱动增强电路16的作用，可以使输出级电路12的第一P型晶体管120和第一N型晶体管122的过驱动电压增强，而当栅源电压超过了标称工作电压时，栅源极有可能因为过压而损坏。因此，本实施例可以通过设置增强电路的控制电路18，以调整向第一P型晶体管120的栅极VPG和/或第一N型晶体管122的栅极VNG提供的过驱动电压的大小，从而可以使第一P型晶体管120和第一N型晶体管122的栅源电压Vgs的绝对值不超过第一P型晶体管120或第一N型晶体管122的标称电压，从而在增强驱动能力的同时，可以确保不会出现输出级电路12的第一P型晶体管120和第一N型晶体管122的栅源过压的情况，保证了输出缓冲器的可靠性。

作为一种可实施方式，如图7所示，图7是本申请输出缓冲器第三实施例的结构示意图，请结合图6，增强电路的控制电路18包括控制总线180和VDDIO电压检测电路181，VDDIO电压检测电路181用于检测VDDIO接口的电压值，控制总线180用于根据VDDIO接口的电压值输出控制信号，以控制第一栅极驱动增强电路14和第二栅极驱动增强电路16的工作状态。可以理解的是，由上述公式(1)可知，通过第一栅极驱动增强电路14和第二栅极驱动增强电路16的作用，可以使输出级电路12的第一P型晶体管120和第一N型晶体管122的过驱动电压增强为VDDIO接口的电压值的两倍，因此，可以通过检测VDDIO接口的电压值，然后根据VDDIO接口的电压值控制第一栅极驱动增强电路14和第二栅极驱动增强电路16的工作状态，具体可以控制实际增强的输出级电路12的第一P型晶体管120和第一N型晶体管122的过驱动电压的大小，可以避免第一P型晶体管120和第一N型晶体管122的栅源电压Vgs的绝对值不超过第一P型晶体管120或第一N型晶体管122的标称电压。

进一步地，请结合图8，图8是本申请输出缓冲器中第一栅极驱动增强电路14另一实施例的结构示意图。本实施例中的第一栅极驱动增强电路14还包括控制位VPEN、控制位VPCB0、控制位VPCB1、控制位VPCB2；控制总线输出的控制信号分别控制控制位VPEN、控制位VPCB0、控制位VPCB1、控制位VPCB2，以控制第一栅极驱动增强电路14的工作状态。控制信号可以通过控制位VPEN、控制位VPCB0、控制位VPCB1、控制位VPCB2来控制第一栅极驱动增强电路14是否处于升压工作模式，以及第一栅极驱动增强电路14处于升压工作模式时控制具体的升压范围，从而可以具体调节输出级电路12的驱动能力。

具体地，第一栅极驱动增强电路14包括控制位VPEN、控制位VPCB0、控制位VPCB1、控制位VPCB2和第二与门148；第四反相器141具体包括第一三态反相器1411、第二三态反相器1412和第三三态反相器1413；第一升压电容147具体包括第一子电容1471、第二子电容1472和第三子电容1473；其中，第二与门148与控制位VPEN连接，且第二与门148通过第三反相器140接收逻辑控制信号VP，第二P型晶体管142的栅极和第二N型晶体管144的栅极分别连接于第二与门148的输出端；第一三态反相器1411与第一子电容1471串联，控制位VPCB0与第一三态反相器1411相连接，第一三态反相器1411的输入端与第三反相器140的输出端连接，第一子电容1471远离第一三态反相器1411的一端连接于第三N型晶体管145的漏极；第二三态反相器1412与第二子电容1472串联，控制位VPCB1与第二三态反相器1412相连接，第二三态反相器1412的输入端与第三反相器140的输出端连接，第二子电容1472远离第二三态反相器1412的一端连接于第三N型晶体管145的漏极；第三三态反相器1413与第三子电容1473串联，控制位VPCB2与第三三态反相器1413相连接，第三三态反相器1413的输入端与第三反相器140的输出端连接，第三子电容1473远离第三三态反相器1413的一端连接于第三N型晶体管145的漏极。可以理解的是，本实施例的第一栅极驱动增强电路14与图3的第一栅极驱动增强电路14相比，增加了控制位VPEN、控制位VPCB0、控制位VPCB1、控制位VPCB2和第二与门148，并且将第四反相器141扩展成第一三态反相器1411、第二三态反相器1412和第三三态反相器1413，将第一升压电容147扩展成第一子电容1471、第二子电容1472和第三子电容1473。增强电路的控制电路18通过控制位VPEN、控制位VPCB0、控制位VPCB1、控制位VPCB2来控制第一栅极驱动增强电路14的工作状态，以控制输出级电路12的驱动能力。

上述第一三态反相器1411、第二三态反相器1412和第三三态反相器1413均为带有三态控制的反相器。请结合图8和图9，图9是图8中的三态反相器一实施例的结构示意图，本申请的任意一种三态反相器均包括依次串联连接的第七P型晶体管1001、第八P型晶体管1002、第七N型晶体管1003和第八N型晶体管1004，第七P型晶体管1001的源极与VDDIO接口相连接，第八P型晶体管1002的漏极和第七N型晶体管1003的漏极连接、且分别与三态反相器的输出端OUT连接，第七N型晶体管1003的源极与第八N型晶体管1004的漏极相连接，第八N型晶体管1004的源极与VSSIO接口相连接，第七P型晶体管1001的栅极和第八N型晶体管1004的栅极分别连接于三态反相器的输入端IN，第八P型晶体管1002的栅极和第七N型晶体管1003的栅极分别连接于三态反相器的输入端TENB。具体地，控制位VPCB0与第一三态反相器1411的输入端TENB相连接，控制位VPCB1与第二三态反相器1412的输入端TENB相连接，控制位VPCB2与第三三态反相器1413的输入端TENB相连接；当某个三态反相器的输入端TENB＝0时，对应的三态反相器像个普通反相器一样工作，而当某个三态反相器的输入端TENB＝1时，此时无论该三态反相器的输入端IN处于0还是1，该三态反相器的输出OUT都处于高阻状态。

于是，增强电路的控制电路18可以通过控制位VPEN来控制第一栅极驱动增强电路14是否处于升压工作模式，而通过控制位VPCB0、控制位VPCB1、控制位VPCB2来控制第一升压电容147的大小。例如，当控制位VPEN＝1时，第一栅极驱动增强电路14处于升压工作模式，此时可以通过控制位VPCB0～VPCB2来控制第一升压电容147的容值大小；当控制位VPCB0＝0、而控制位VPCB1＝控制位VPCB2＝1时，那么第一三态反相器1411就等效于一个普通反相器，此时第一子电容1471作为升压电容工作，而第三三态反相器1413和第四三态反相器1611的输出处于高阻状态，第二子电容1472和第三子电容1473的正端浮空，不作为升压电容工作，且第二子电容1472和第三子电容1473对电路的工作不产生影响。通过控制位VPCB0～VPCB2配置不同的值，从而可以分别控制第一子电容1471、第二子电容1472和第三子电容1473是否作为升压电容工作，相当于可以自由调节第一升压电容147的容值大小。而当控制位VPEN＝0时，第一栅极驱动增强电路14处于非升压工作模式，此时第二与门148由于控制位VPEN＝0而输出为0，使得第二P型晶体管142开启，于是把第三N型晶体管145的栅极拉到高电位，让第三N型晶体管145也开启；同时控制位VPCB0～VPCB2都为1，于是第一三态反相器1411～TINV1的输出都处于高阻状态，使得第一子电容1471、第二子电容1472、第三子电容1473的正端都浮空，第一子电容1471、第二子电容1472、第三子电容1473对电路工作不产生影响；因为第三N型晶体管145开启，而第三P型晶体管143和第四N型晶体管146形成反相器结构，于是逻辑控制信号VP可以通过第三反相器140和第三P型晶体管143与第四N型晶体管146组成的反相器结构到达第一P型晶体管120的栅极VPG，即逻辑控制信号VP直接控制第一P型晶体管120的栅极VPG。

请结合图7和图8，在一应用场景中，所有的P型晶体管和N型晶体管的标称电压均为5V；如果VDDIO的电压值＝5V，那么VDDIO电压检测电路181会让控制总线180设置控制位VPEN＝0、控制位VPCB0～VPCB2都为1，此时第一栅极驱动增强电路14处于非升压工作模式，可以防止输出级电路12的第一P型晶体管120的栅源电压过压而导致损坏；如果VDDIO的电压值＝4V，那么VDDIO电压检测电路181会让控制总线180设置控制位VPEN＝1、控制位VPCB0＝0、控制位VPCB1＝VPCB2＝1，此时第一栅极驱动增强电路14处于升压工作模式，第一子电容1471作为升压电容工作，通过上述公式(1)来针对第一栅极寄生电容1201和第一子电容1471进行精确配比，可以让第一P型晶体管120的栅源电压Vgs超过4V而不超过5V，从而实现通过第一栅极驱动增强电路14向第一P型晶体管120的栅极VPG增加过驱动电压但又不会超过器件的标称电压而损坏；如果VDDIO的电压值＝3V，那么VDDIO电压检测电路181会让控制总线180设置控制位VPEN＝1、控制位VPCB0＝VPCB1＝0、控制位VPCB2＝1，此时第一栅极驱动增强电路14处于升压工作模式，第一子电容1471和第二子电容1472作为升压电容工作，通过上述公式(1)来针对第一栅极寄生电容1201和第一子电容1471、第二子电容1472进行精确配比，可以让第一P型晶体管120的栅源电压Vgs超过3V而不超过5V，从而实现通过第一栅极驱动增强电路14向第一P型晶体管120的栅极VPG增加过驱动电压但又不会超过器件的标称电压而损坏；以此类推，通过VDDIO电压检测电路181检测VDDIO的电压值，然后通过上述公式(1)精确计算，让第一栅极驱动增强电路14处于升压工作模式而又不会因为过压损坏电路，使得输出缓冲器的可靠性大大提高。

进一步地，请结合图10，图10是本申请输出缓冲器中第二栅极驱动增强电路16另一实施例的结构示意图。本实施例中的第二栅极驱动增强电路16还包括控制位VNEN、控制位VNCB0、控制位VNCB1、控制位VNCB2；控制总线输出的控制信号分别控制控制位VNEN、控制位VNCB2、控制位VNCB1和控制位VNCB0，以控制第二栅极驱动增强电路的工作状态。控制信号可以通过控制位VNEN、控制位VNCB2、控制位VNCB1和控制位VNCB0来控制第二栅极驱动增强电路16是否处于升压工作模式，以及第二栅极驱动增强电路16处于升压工作模式时控制具体的升压范围，从而可以具体调节输出级电路12的驱动能力。

具体地，第二栅极驱动增强电路16包括控制位VNEN、控制位VNCB0、控制位VNCB1、控制位VNCB2、第七反相器168和第二或门169；第六反相器161具体包括第四三态反相器1611、第五三态反相器1612和第六三态反相器1613；第二升压电容167具体包括第四子电容1671、第五子电容1672和第六子电容1673；其中，第二或门169通过第七反相器168与控制位VNEN连接，且第二或门169通过第五反相器160接收逻辑控制信号VN，第六P型晶体管164的栅极和第六N型晶体管166的栅极分别连接于第二或门169的输出端；第四三态反相器1611与第四子电容1671串联，控制位VPCB2与第四三态反相器1611相连接，第四三态反相器1611的输入端与第五反相器160的输出端连接，第四子电容1671远离第四三态反相器1611的一端连接于第四P型晶体管162的漏极；第五三态反相器1612与第五子电容1672串联，控制位VPCB1与第五三态反相器1612相连接，第五三态反相器1612的输入端与第五反相器160的输出端连接，第五子电容1672远离第五三态反相器1612的一端连接于第四P型晶体管162的漏极；第六三态反相器1613与第六子电容1673串联，控制位VPCB0与第六三态反相器1613相连接，第六三态反相器1613的输入端与第五反相器160的输出端连接，第六子电容1673远离第六三态反相器1613的一端连接于第四P型晶体管162的漏极。可以理解的是，本实施例的第二栅极驱动增强电路16与图4的第二栅极驱动增强电路16相比，增加了控制位VNEN、控制位VNCB0、控制位VNCB1、控制位VNCB2和第二或门169，并且将第六反相器161扩展成第四三态反相器1611、第五三态反相器1612和第六三态反相器1613，将第二升压电容167扩展成第四子电容1671、第五子电容1672和第六子电容1673。增强电路的控制电路18通过控制位VNEN、控制位VNCB0、控制位VNCB1、控制位VNCB2来控制第二栅极驱动增强电路16的工作状态，以控制输出级电路12的驱动能力。

上述第四三态反相器1611、第五三态反相器1612和第六三态反相器1613的结构和作用请参阅图9所示的三态反相器的相关内容。

于是，增强电路的控制电路18可以通过控制位VNEN来控制第二栅极驱动增强电路16是否处于升压工作模式，而通过控制位VNCB0、控制位VNCB1、控制位VNCB2来控制第二升压电容167的大小。与第二栅极驱动增强电路16的控制方式类似，当控制位VNEN＝1时，第二栅极驱动增强电路16处于升压工作模式，可以通过控制位VNCB0～VNCB2来控制第二升压电容167的容值大小；而当控制位VNEN＝0时，第二栅极驱动增强电路16处于非升压工作模式，此时控制位VNCB0～VNCB2都为1。具体工作原理与上述第一栅极驱动增强电路14相类似，此处不再赘述。

可以理解的是，上述实施例中采用控制位VPCB0～VPCB2或者VNCB0～VNCB2作为三位控制位，在实际应用中控制位的位数可以根据需要进行设置，以对第一升压电容147或第二升压电容167的值进行精确控制。

作为一种可实施方式，如图11所示，图11是本申请输出缓冲器第四实施例的结构示意图，VDDIO接口的电压值不超过第一P型晶体管120或第一N型晶体管122的标称电压的一半；增强电路的控制电路18包括数字寄存器(图未示)和控制总线180，数字寄存器用于控制控制总线180输出控制信号，以控制第一栅极驱动增强电路14和第二栅极驱动增强电路16的工作状态。可以理解的是，由于确定了VDDIO接口的电压值不超过第一P型晶体管120或第一N型晶体管122的标称电压的一半，因此，即使通过第一栅极驱动增强电路14和第二栅极驱动增强电路16的作用而使输出级电路12的第一P型晶体管120和第一N型晶体管122的过驱动电压增强为VDDIO接口的电压值的两倍，第一P型晶体管120和第一N型晶体管122的栅源电压Vgs的绝对值也不会不超过第一P型晶体管120或第一N型晶体管122的标称电压；因此，可以通过数字寄存器输出数字控制信号VM来控制控制总线180，以用来调节输出级电路12的驱动能力，比如通过控制总线180可以调节过驱动电压进行2倍升压、1.8倍升压、1.5倍升压和不升压，从而可以达到控制输出级电路12的驱动能力的目的。例如，所有的第一P型晶体管120或第一N型晶体管122的标称电压均为5V，若VDDIO接口的电压值为1.8V，那么即使过驱动电压增强为VDDIO接口的电压值的两倍，即3.6V，也不存在输出级电路12的第一P型晶体管120和第一N型晶体管122的栅源过压的风险。

可以理解的是，本申请第三实施例中的输出缓冲器，在通过VDDIO电压检测电路181检测到VDDIO接口的电压值后，控制总线180可以分别控制控制位VPEN、控制位VPCB0-VPCB2的电位为0或1，进而可以分别控制第一子电容1471、第二子电容1472、第三子电容1473是否作为升压电容工作，同样地，控制总线180也可以分别控制控制位VNEN、控制位VNCB0-VNCB2的电位为0或1，进而可以分别控制第四子电容1671、第五子电容1672、第六子电容1673是否作为升压电容工作；于是第一子电容1471、第二子电容1472、第三子电容1473之间可以组合成过驱动电压实际需要的升压倍数，第四子电容1671、第五子电容1672、第六子电容1673之间也可以组合成过驱动电压实际需要的升压倍数。而本申请第四实施例中的输出缓冲器将VDDIO接口的电压值与控制位的电位的对应关系提前存储到数字存储器中，在使用时，VDDIO接口的电压值在上电时自动存储到数字存储器，于是可以根据VDDIO接口的电压值与控制位的电位的对应关系、由VDDIO接口的电压值查找到对应的数字控制逻辑，类似查表法，通过数字控制逻辑可以调整到过驱动电压实际需要的升压倍数。可以发现，本申请第三实施例中的输出缓冲器需要根据VDDIO电压检测电路181每次检测到的VDDIO接口的电压值来调整过驱动电压实际需要的升压倍数，即每次调节输出级电路12的驱动能力都需要进行一次VDDIO接口的电压值的检测，而本申请第四实施例中的输出缓冲器每次调节输出级电路12的驱动能力时不需要对VDDIO接口的电压值进行检测。

本申请的输出缓冲器，通过第一栅极驱动增强电路14向第一P型晶体管120的栅极VPG提供过驱动电压、第二栅极驱动增强电路16向第一N型晶体管122的栅极VNG增加过驱动电压，可以使输出级电路12的第一P型晶体管120和第一N型晶体管122的栅极过驱动电压大幅增强，即使工作在器件的标准工作电压的1/2甚至1/4的条件下，仍旧能提供高驱动能力，可以驱动外部的大电容负载。

在本申请所提供的几个实施例中，应该理解到，所揭露的输出缓冲器，可以通过其它的方式实现。例如，以上所描述的输出缓冲器实施方式仅仅是示意性的，例如，模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施方式方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本申请各个实施方式方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。