具体实施方式

贯穿以下描述和权利要求书使用某些术语，其指代特定部件。如本领域技术人员将理解的，电子设备制造商可以用不同的名称来指代组件。本申请无意区分名称不同但功能相同的组件。在以下描述和权利要求中，术语“包括”和“包含”以开放式方式使用，因此应解释为表示“包括但不限于...”。同样，术语“耦接”旨在表示间接或直接的电连接。因此，如果一个设备耦接到另一设备，则该连接可以是直接电连接，也可以是通过其他设备和连接的间接电连接。

图1是示出根据本发明实施例的一个多芯片系统的示意图。多芯片系统100包括多个芯片102和104以及监测和校准系统106。芯片102和104串联连接。如图1所示，芯片102的输出端口OUT经由芯片间连接(chip-to-chip connection)103连接到芯片104的输入端口IN。因此，芯片102被布置为经由芯片间连接103向芯片104传输输出信号，并且芯片104被布置为处理输入信号，该输入信号是从经由芯片间连接103传输的输出信号所得出。监测和校准系统106被布置为校准芯片102和芯片104中至少一个芯片的芯片设置，以用于实现脉冲宽度的校准。

多芯片系统100被示出仅仅具有串联连接的两个芯片。实际上，所提出的脉冲宽度监测和校准方法可以应用到具有多于两个的串联连接的芯片的多芯片系统。图2是根据本发明实施例示出的另一个多芯片系统的示意图。多芯片系统100和200的主要差异在于多芯片系统200包括多于两个的串联连接的芯片，包括芯片202，204，206和208以及前述的芯片102和104。前述的芯片102和104是第一维中串联连接的多个芯片中所包含的两个芯片。芯片202是在第一维中串联连接的多个芯片的第一芯片，以及用于接收将被串联连接的多个芯片处理的原数据(raw data)。芯片204是在第一维中串联连接的多个芯片的最后一个芯片，以及用于输出串联连接的多个芯片处理后的数据。在一个替代设计中，可以省略芯片202，以及芯片102可以是串联连接的多个芯片中的第一个芯片，用于接收将被串联连接的多个芯片处理的原数据。在另一个替代设计中，可以省略芯片204，以及芯片104是在串联连接的多个芯片的最后一个芯片，用于输出串联连接的多个芯片处理后的数据。而且，芯片102和206是第二维中串联连接的多个芯片中的两个芯片，芯片104和208是第二维中串联连接的多个芯片中的两个芯片。实际上，本发明对多芯片系统的尺寸没有限制。也就是说，根据实际应用需求，所提出的脉冲宽度监测和校准方法可以应用于单维(single-dimensional)多芯片系统或多维(multi-dimensional)多芯片系统。类似于图1所示的实施例，监测和校准系统106用于校准串联连接的多个芯片中至少一个的芯片设置，以用于脉冲宽度的校准。

图3是根据本发明实施例示出的脉冲宽度校准设计的示意图。图1/图2中所示出的监测和校准系统106可以由监测和校准系统300实施。监测和校准系统300包括处理器302和存储设备304。例如，存储设备304可以是硬盘驱动器，固态驱动器，或者存储器设备。程序码PROG被存储在存储设备304中。当程序码PROG被处理器302加载并执行时，程序码PROG指示处理器302开始信号校准流程。例如，所提出的信号校准流程可以是在多芯片系统100/200被上电的时候自动发起的。

请结合图4参考图3。图4是根据本发明实施例示出的脉冲宽度监测和校准方法的流程图。脉冲宽度监测和校准方法可以由图3所示的系统采用。假设结果基本相同，则不需要按照图4所示的确切顺序执行步骤。为了简洁起见，以下假定多芯片系统200/300由图3所示的系统实现，其中监测和校准系统106由监测和校准系统300实施，而多芯片系统200/300的串联连接的多个芯片中的两个芯片由芯片310和320实施。

在步骤402，在处理器302上运行的程序码PROG指示多芯片系统200/300中的串联连接的芯片进入校准模式。例如，图1/图2中所示的芯片102可以由芯片310实现，以及图1/图2所示的芯片104可以由芯片320实现。多芯片系统200/300中的串联连接的多个芯片可以是相同的芯片。但是，这并不意味着对本发明的限制。

在校准模式期间，多芯片系统100/200中的串联连接的多个芯片中的每个芯片可以通过内部信号处理路径将自己输入端口处的数据信号传输到自己输出端口。如图3所示，芯片310包括输入电路312，处理电路314，输出电路316，片上存储设备318和测量电路319；芯片320包括输入电路322，处理电路324，输出电路326，片上存储设备328和测量电路329。例如，片上存储设备318和328可以是寄存器或静态随机存取存储器(static randomaccess memory，SRAM)。应当注意，在图3中仅示出了与本发明有关的组件。实际上，芯片310和320中的每一个可以具有用于指定功能的其他组件。

关于芯片310，输入电路312被布置为从输入端口N11处的数据信号S1获得输入信号S_IN1，并且输出电路316被布置为产生数据信号S2并将数据信号S2发送到输出端口N12。关于芯片320，输入电路322被布置为从输入端口N21处的数据信号S2获得输入信号S_IN2，并且输出电路326被布置为产生数据信号S3并将数据信号S3发送到输出端口N22。应当注意，数据信号S2是通过芯片310和320之间的芯片间连接(chip-to-chip connection)来传输的。在校准模式期间，处理电路314可以将输入信号S_IN1(其是输入电路312的输出)传输到输出电路316，以及处理电路324可以将输入信号S_IN2(其为输入电路322的输出)传输到输出电路326。

在步骤404，在处理器302上运行的程序码PROG生成并发送用于脉冲宽度校准的测试数据D_CAL。例如，测试数据D_CAL可以设置为0xAA，以便1和0交替发送。测试数据D_CAL被馈送到多芯片系统100/200的串联连接的多个芯片的第一个芯片中。因此，在校准模式期间，从相同的测试数据D_CAL获得串联连接的多个芯片的输入信号和输出信号。理想地，串联连接的多个芯片的输入信号和输出信号的波形应该与测试数据D_CAL的波形相同。不幸的是，串联连接的多个芯片具有制程上的变化，并且串联连接的多个芯片中的至少一个的输入信号或输出信号的波形可能会失真，从而不同于测试数据D_CAL的波形。

在另一种实施方式中，测试数据D_CAL被馈送到多芯片系统100/200的串联连接的多个芯片的第一个芯片中，芯片310中的处理电路314可能会对输入信号S_IN1进行处理，使得输入信号S_IN1的脉冲宽度变化，此时，由于处理电路314本身的处理功能，输出电路316输出的信号的脉冲宽度与输入信号S_IN1的脉冲宽度不同，此时，理想的芯片320的输入信号S_IN2的波形可以是：针对测试数据D_CAL执行了相应处理后的波形。

在步骤406，估计和记录在多芯片系统100/200中串联连接的多个芯片中的每一个的输入信号的脉冲宽度。例如，当芯片310和320操作在校准模式中，测量电路319估计输入信号S_IN1的脉冲宽度，以及测量电路329估计输入信号S_IN2的脉冲宽度。在该实施例中，测量电路319接收时钟产生电路306(例如锁相环(phase-locked loop，PLL)电路)产生的高频时钟CLK，并且使用高频时钟CLK的时钟边沿(edge)，例如上升沿，来采样输入信号S_IN1，用于计数输入信号S_IN1的脉冲宽度。相似的，测量电路329接收时钟产生电路306产生的高频时钟CLK，并且使用高频时钟CLK的时钟边沿，例如上升沿，来采样输入信号S_IN2，用于计数输入信号S_IN2的脉冲宽度。

图5是根据本发明实施例示出的由测量电路执行的脉冲宽度估计的示意图。一个芯片上的数据信号(例如，芯片310的输入信号S_IN1或芯片320的输入信号S_IN2)由高频时钟CLK采样。在将测试数据D_CAL设置为0xAA的情况下，在发送一个数据比特“1”的经过时间中，高频时钟CLK应具有M个脉冲(或M个上升沿)，并且在发送一个数据比特“0”的经过时间中，高频时钟CLK应具有N个脉冲(或N个上升沿)，其中M＝N。如上所述，制程变异将导致传输中的信号失真，从而导致M≠N。如图5所示，高频时钟CLK在发送一个数据比特“1”的经过时间中具有14个脉冲(或14个上升沿)，并且在发送一个数据比特“0”的经过时间中具有10个脉冲(或10个上升沿)。记录在校准模式下运行的每个芯片的估计的脉冲宽度，以用于后续的脉冲宽度校准过程。在该实施例中，测量电路319将计数值CNT1(代表输入信号S_IN1的脉冲宽度)记录到芯片310的片上存储设备318中，并且测量电路329记录计数值CNT2(代表输入信号S_IN2的脉冲宽度)到芯片320的片上存储设备328。

在相同的多芯片系统100/200中通过串联连接的多个芯片(特别是串联连接的多个芯片中包括的测量电路)完成了串联连接的多个芯片的脉冲宽度估计之后，运行在处理器302上的程序码PROG从串联连接的多个芯片读取记录的脉冲宽度数据(步骤408)。在步骤410，在处理器302上运行的程序码PROG参考所记录的串联连接的多个芯片的脉冲宽度数据，以找到不满足失真要求的任何芯片。例如，在处理器302上运行的程序码PROG检查从片上存储设备318读取的计数值CNT1，以确定是否需要对输入电路312产生的到处理电路315的输入信号S_IN1进行脉冲宽度校准，并且检查从芯片上存储设备328读取的计数值CNT2，以确定是否需要对输入电路322产生的到处理电路324的输入信号S_IN2进行脉冲宽度校准。

当特定芯片不能满足失真要求时，处理器302上运行的程序码PROG根据记录的特定芯片的脉冲宽度数据(步骤412)，校准(修改)特定芯片的芯片设置和/或在该特定芯片之前的另一芯片的芯片设置。假设由于芯片320的输入信号S_IN2的脉冲宽度大于脉冲宽度范围的上限或小于脉冲宽度范围的下限，发现芯片320具有不满足失真要求的记录的脉冲宽度(即计数值CNT2)，其中，脉冲宽度范围是理想情况下芯片320的脉冲宽度范围，例如脉冲宽度范围的上限和下限分别为14个脉冲和16个脉冲，如果芯片320的输入信号S_IN2的脉冲宽度中高频时钟CLK的脉冲个数(即计数值CNT2)大于16个脉冲则不满足记录的脉冲宽度范围要求，需要校准。在一种示例性设计中，在处理器302上运行的程序码PROG通过调整芯片310的输出电路316来实现输入信号S_IN2(其是从输入电路322产生并到处理电路324的)的脉冲宽度校准。在另一示例性设计中，在处理器302上运行的程序码PROG通过调整芯片320的输入电路322实现对输入信号S_IN2(其是从输入电路322产生并到处理电路324的)的脉冲宽度校准。在另一示例性设计中，在处理器302上运行的程序码PROG通过调整芯片310的输出电路316以及芯片320的输入电路322，实现输入信号S_IN2(其是从输入电路322产生并到处理电路324的)的脉冲宽度校准。其中，调整芯片310的输出电路316的方式可以包括：控制芯片310的输出电路316调整输出电路316所接收信号的上升沿的延迟和/或下降沿的延迟。调整芯片320的输入电路322的方式可以包括：控制芯片320的输入电路322调整该输入电路322所接收信号的上升沿的延迟和/或下降沿的延迟。

简要地概述，所提出的脉冲宽度校准技术可以被具有两个或更多个串联连接的芯片的多芯片系统采用，其中每个芯片的输入信号的脉冲宽度由芯片本身估计和记录，从串联连接的多个芯片中读取记录的脉冲宽度数据，以找到不满足失真要求的任何芯片，并通过基于记录的脉冲宽度数据修改芯片设置，来实现脉冲宽度校准。

所提出的脉冲宽度监测和校准方法能够消除串行传输期间的信号失真影响。因此，所提出的脉冲宽度监测和校准方法可以最大化在多芯片系统上实施的串联连接的芯片的数量，从而提高计算能力。图6是根据本发明实施例示出的具有很多串联连接的芯片的多芯片系统的示意图。作为示例而非限制，多芯片系统600可以用于比特币(bitcoin)挖掘应用，人工智能(artificial intelligence，AI)应用或需要高计算能力的任何应用。在该实施例中，多芯片系统600具有串联连接的72个芯片。当步骤410发现以“48”，“62”和“70”索引的芯片不满足失真要求时，步骤412修改芯片设置，以实现以“48”，“62”和“70”索引的芯片处输入信号的脉冲宽度校准。借助于所提出的信号校准技术，多芯片系统600被允许具有大量芯片，以提供某些应用所需的高计算能力。

在以上实施例中，在处理器302上运行的程序码PROG被设计为控制信号校准流程。然而，这仅出于说明的目的，并不意味着对本发明的限制。实际上，根据实际设计考虑，具有脉冲宽度校准的多芯片系统可以采用基于软件的校准控制或基于硬件的校准控制。例如，图1和图2中所示的监测和校准系统106可以仅通过硬件来实现。因此，图4中的信号校准流程可以在没有软件干预的情况下由硬件来控制。

在以上实施例中，术语“脉冲宽度”表示高脉冲宽度(例如，发送一个数据比特“1”的经历时间)。然而，这仅出于说明的目的，并不意味着对本发明的限制。在本发明的一些实施例中，术语“脉冲宽度”可以表示低脉冲宽度(例如，发送一个数据比特“0”的经历时间)。简而言之，可以通过能够捕获每个芯片的信号变化的任何方式来实现脉冲宽度估计。这些替代设计均落入本发明的范围内。

本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对装置和方法进行多种修改和变更。因此，以上公开内容应被解释为仅由所附权利要求的界限来限定。