具体实施方式

本公开的各方面可以通过补偿时间交错ADC电路的整个频谱上的个体ADC通道之间的增益、切换偏移和时间偏斜的差异来改进时间交错ADC电路的性能。在一些实现中，本文中公开的时间交错ADC电路还可以在将模拟信号转换为数字信号时去除闪烁噪声、偏移杂散和其他干扰，而不会发生信号劣化或性能牺牲，即使对于频率等于个体ADC通道的采样频率的倍数的输入信号分量也是如此。在一些方面，本文中公开的时间交错ADC电路可以通过去除与斩波电路和ADC相关联的谐波噪声和偏移来利用全速率奈奎斯特频谱。

在以下描述中，阐述了很多特定细节，诸如特定组件、电路和过程的示例，以提供对本公开的透彻理解。如本文中使用的，术语“耦合”表示直接耦合到或通过一个或多个中间组件或电路耦合。此外，在以下描述中并且出于说明的目的，阐述了特定命名法和/或细节以提供对示例实施例的透彻理解。然而，对于本领域技术人员而言很清楚的是，这些具体细节对于实践示例实施例可能不是必需的。在其他情况下，众所周知的电路和设备以框图形式示出以避免混淆本公开。通过本文中描述的各种总线而提供的任何信号可以与其他信号进行时间复用并且通过一个或多个公共总线来提供。此外，电路元件或软件块之间的互连可以示出为总线或单个信号线。总线中的每个可以替代地是单个信号线，并且单个信号线中的每个可以替代地是总线，并且单个线或总线可以表示用于组件之间的通信的无数物理或逻辑机制中的任何一个或多个。示例实施例不应当被解释为限于本文中描述的特定示例，而是将由所附权利要求限定的所有实施例包括在它们的范围内。

图1是可以在其中实现本公开的各方面的示例系统100的框图。系统100包括模拟电路102、模数转换器(ADC)电路104和数字电路106。在其他实施例中，系统100可以包括任何合适数目的模拟电路102和数字电路106。模拟电路102(其可以是可以处理模拟信号的任何合适的电路或设备(诸如温度传感器、电压传感器、电流传感器、射频(RF)电路等))可以处理信号、数据或其他信息以生成一个或多个模拟信号。ADC电路104(其包括耦合到模拟电路104的输入并且包括耦合到数字电路106的输出)可以将由模拟电路102提供的模拟信号转换为一个或多个数字信号作为输出，例如，通过使用一个或多个ADC对模拟信号进行采样。数字电路106(其可以是可以处理数字信号的任何合适的电路或设备(诸如数字信号处理器(DSP)、微处理器等))可以处理由ADC电路104提供的一个或多个数字信号。在一些实施例中，ADC电路104和数字电路106可以被配置为对由模拟电路102输出的模拟信号进行监测、分析、解释或执行某种其他动作或操作。

对于图1的示例，ADC电路104可以是包括多个ADC通道(为简单起见而未示出)和偏移校准电路108的时间交错ADC电路。偏移校准电路108可以被配置为校准ADC通道中的一个或多个以补偿ADC通道之间的多个偏移，例如，如关于图2和3所述。

图2是示例时间交错模数转换器(ADC)电路200的框图。ADC电路200(其可以接收具有正分量(INp)和负分量(INn)的差分模拟输入信号(IN))包括多个ADC通道202(1)-202(N)、增益校准电路204、时间偏斜校准(TSC)电路206和控制电路208。ADC通道202(1)-202(N)中的每个包括用于接收输入信号的正分量INp的第一输入、用于接收输入信号的负分量INn的第二输入、耦合到增益校准电路204的输出、以及耦合到控制电路208的对应输出的控制端子。ADC通道202(1)-202(N)中的每个还可以包括偏移校准电路108(1)-108(N)中的对应一个偏移校准电路。增益校准电路204包括耦合到TSC电路206的输入的输出，并且可以被配置为基于参考值来调节由ADC通道202(1)-202(N)提供的输出信号。

TSC电路206包括用于提供数字输出信号(Dout)的第一输出，并且包括用于向控制电路208提供时钟校准(CAL_clk)信号的第二输出。在一些实施例中，TSC电路206可以调节由增益校准电路204提供的增益校准信号以补偿ADC通道202(1)-202(N)之间的时间偏斜。另外地或替代地，TSC电路206可以向时钟校准信号(CAL_clk)中嵌入指示ADC通道202(1)-202(N)之间的时间偏斜的信息。

在操作中，ADC通道202(1)-202(N)中的每个使用由控制电路208提供的一个或多个时钟信号(CLK)以时间交错方式对差分模拟输入信号IN进行采样。在一些实施例中，ADC通道202(1)-202(N)中的每个可以在特定时钟信号的不同相位对差分模拟信号IN进行采样。偏移校准电路108(1)-108(N)中的每个可以测量或以其他方式确定由ADC通道202(1)-202(N)中的对应一个ADC通道生成的输出信号的平均值，并且可以从对应输出信号中去除所确定的平均值。增益校准电路204可以补偿ADC通道202(1)-202(N)之间的增益偏移，例如，通过将ADC通道输出信号中的每个的均方根(RMS)功率与参考值进行比较并且然后基于比较调节ADC通道输出信号。

TSC电路206可以补偿ADC通道202(1)-202(N)之间的时间偏斜偏移。在一些实施例中，TSC电路206可以被配置为测量由增益校准电路204提供的信号的连续样本之间的差值(或增量)，并且可以生成指示所测量的差值的时钟校准信号(CAL_clk)。控制电路208可以基于由TSC电路206提供的时钟校准信号(CAL_clk)选择性地调节或延迟提供给ADC通道202(1)-202(N)的时钟信号。

图3是示例ADC通道300的框图。ADC通道300(其可以是图2的ADC通道202(1)-202(N)中的一个或多个的实施例)包括斩波电路302、ADC 304、第一偏移校准电路306、乘法器308、第二偏移校准电路310和伪随机二进制序列(PRBS)电路312。斩波电路302包括用于接收差分模拟输入信号IN的输入，并且包括耦合到ADC 304的差分输入的输出。斩波电路302可以是能够选择性地向ADC 304的同相端子(+)提供输入信号IN的负分量(INn)并且能够选择性地向ADC 304的反相端子(-)提供输入信号IN的正分量(INp)的任何合适的开关、耦合电路、逻辑或信号路由电路。在一些实施例中，斩波电路302可以包括多个直通开关和多个斩波开关(为简单起见而未示出直通开关和斩波开关)。以这种方式，斩波电路302可以动态地、周期性地或可编程地反转提供给ADC 304的模拟输入信号的极性。

ADC 304可以是能够将模拟信号转换为数字信号的任何合适的电路或设备。在一些实施例中，ADC 304可以被配置为将差分模拟信号转换为单端数字信号，例如，如图3所示。在其他实施例中，ADC 304可以被配置为将单端模拟信号转换为单端数字信号。尽管为简单起见而未示出，但ADC 304可以接收一个或多个时钟信号(诸如用于对差分模拟输入信号进行采样的采样时钟)。

第一偏移校准电路306包括耦合到ADC 304的输出的输入，并且包括耦合到乘法器308的输入的输出。第二偏移校准电路310包括耦合到乘法器308的输出的输入，并且包括用于为ADC通道300提供输出信号(OUT)的输出。PRBS电路312(其可以是生成伪随机数或二进制序列的任何合适的电路)包括耦合到斩波电路302的控制端子和乘法器308的控制端子的输出。在一些实施例中，斩波电路302可以向斩波电路302和乘法器308提供伪随机数(PN)。

斩波电路302可以对差分模拟输入信号IN进行采样，并且可以基于由PRBS电路312提供的伪随机数(PN)在ADC 304的反相端子(-)与同相端子(+)之间动态切换输入信号分量INp和INn。在一些实现中，斩波电路302可以使用伪随机数(PN)来随机化或加扰输入信号，使得闪烁噪声散布在整个频谱上，而不是主要出现在ADC通道300的采样频率的谐波处。另外地或替代地，斩波电路302可以防止ADC通道300的采样频率处的模拟输入信号IN的分量表现为ADC 304的噪声(例如，DC信号)。

第一偏移校准电路306可以调节由ADC 304生成的数字信号以去除与ADC 304相关联的偏移。乘法器308可以解扰从第一偏移校准电路306输出的输入信号分量，例如，以保留采样频率处的输入信号的分量和/或减少由斩波电路302引起的闪烁噪声。第一偏移校准电路306可能无法在斩波电路302的采样间隔之间去除ADC 304的偏移。结果，ADC通道300的多个实例的采样间隔之间的差分偏移可以穿过第一偏移校准电路306和乘法器308，并且在与时间交错ADC电路200相关联的频谱中表现为时间交错残余杂散。

第二偏移校准电路310可以处理解扰后的(或未斩波的)输入信号以去除由斩波电路302引入的残余差分偏移。如上所述，第一偏移校准电路306可能无法感测例如与斩波电路302相关联的偏移和失配，因为这些偏移和失配在频谱上被加扰。因为第二偏移校准电路310在乘法器308的下游(并且因此接收解扰后的输入信号而不是加扰后的输入信号)，所以第二偏移校准电路310可以感测和补偿与斩波电路302相关联的偏移和失配。

第二偏移校准电路310可以对ADC通道300的采样频率f_s的整数倍的输入信号频率敏感。为了支持在这些严格条件下的操作，当差分输入信号IN包含作为ADC通道300的采样频率f_s的整数倍的信号分量时，第二偏移校准电路310内的累加器(为简单起见而未示出)可以被冻结。在一些实施例中，可以使用冻结信号(FRZ)来选择性地冻结或停止第二偏移校准电路310内的累加器的操作。在一些方面，当差分输入信号IN包含作为采样频率f_s的整数倍的信号分量时，冻结信号FRZ可以被断言(例如，逻辑高)以冻结或停止累加器的操作，并且当差分输入信号IN不包含作为采样频率f_s的整数倍的信号分量时，冻结信号FRZ可以被取消断言(例如，逻辑低)以允许累加器的正常操作。结果，即使对于采样频率f_s的整数倍处的输入信号频率，第二偏移校准电路310也可以继续去除由斩波电路302引入的残余差分偏移。

在一些实施例中，前景校准操作可以用于去除具有ADC电路200的带宽的任何频率的输入信号分量的残余差分偏移。在一些方面，前景校准操作可以包括以下步骤或操作：

·禁用输入信号，并且使第一偏移校准电路306和第二偏移校准电路310持续运行。在一些方面，可以通过将其值设置为零来禁用输入信号。

·在一段时间之后，第一偏移校准电路306可以操作以去除来自斩波电路302和ADC 304的总共模偏移，并且第二偏移校准电路310可以操作以去除斩波电路302的差分偏移。

·冻结第二偏移校准电路310内的累加器(为简单起见而未示出)。

·启用输入信号。

根据本公开的一些方面，公开了也可以去除时间交错的偏移杂散(包括闪烁噪声和与斩波电路相关联的偏移)的时间交错ADC电路。在一些实施例中，本文中公开的时间交错ADC电路还可以允许对频率等于每个通道的采样频率的整数倍的输入信号分量进行采集和采样，而没有对偏移校准电路的性能的不利影响并且没有信号损坏。在一些实施例中，本文中公开的时间交错ADC电路还可以采用前景校准操作以提供独立于输入信号的完全可控性。

图4是根据一些实施例的示例时间交错ADC电路400的框图。ADC电路400可以接收具有正分量(INp)和负分量(INn)的差分模拟输入信号(IN)，并且可以基于差分模拟输入信号IN生成数字输出信号(Dout)。在一些实施例中，ADC电路400可以包括多个ADC通道410(1)-410(N)、增益校准电路420、时间偏斜校准(TSC)电路430和控制电路440。ADC通道410(1)-410(N)中的每个包括用于接收输入信号IN的正分量INp的第一输入、用于接收输入信号IN的负分量INn的第二输入、耦合到增益校准电路420的输入的输出、以及耦合到控制电路440的对应输出的时钟端子。ADC通道410(1)-410(N)中的每个还可以包括多个PRBS电路412(1)-412(N)中的对应PRBS电路。PRBS电路412(1)-412(N)可以是能够生成伪随机数或二进制序列的任何合适的电路或设备。在图4的示例实施例中，第一ADC通道410(1)中的PRBS电路412(1)可以生成第一二进制数(PN_1)，第二ADC通道410(2)中的PRBS电路412(2)可以生成第二二进制数(PN_2)，等等，并且第N ADC通道410(N)中的PRBS电路412(N)可以生成第N二进制数(PN_N)。在其他实施例中，ADC通道410(1)-410(N)中的每个可以共享公共PRBS电路412。

增益校准电路420包括耦合到TSC电路430的输入的输出，并且可以被配置为基于参考值调节由ADC通道410(1)-410(N)提供的输出信号的增益，例如，以补偿ADC通道410(1)-410(N)之间的增益偏移。TSC电路430包括耦合到增益校准电路420的输出的输入，包括用于提供数字输出信号(Dout)的第一输出，并且包括用于提供控制信号(CTRL)的第二输出。由TSC电路430生成的控制信号(CTRL)可以包含可以用于补偿ADC通道410(1)-410(N)之间的时间偏斜的信息。在一些实现中，控制信号(CTRL)可以用于调节或延迟提供给ADC通道410(1)-410(N)或与ADC通道410(1)-410(N)相关联的一个或多个时钟信号(诸如时钟信号CLK_1-CLK_N)。在一些方面，控制电路440可以以减少或消除ADC通道410(1)-410(N)之间的时间偏斜、频率偏移和/或相位偏移的方式调节时钟信号以校准ADC通道410(1)-410(N)中的一个或多个的采样周期和/或采样间隔。

由相应PRBS电路412(1)-412(N)生成的伪随机数PN_1至PN_N可以用于在转换为数字信号之前对差分输入信号进行加扰以使闪烁噪声散布在ADC电路400的频谱上，并且可以用于对校准后的数字信号进行解扰。在一些实施例中，伪随机数PN_1至PN_N中的一个或多个可以用于选择ADC通道410(1)-410(N)中的对应一个ADC通道中的一组偏移校准电路之一，以从模拟输入信号IN中去除一个或多个偏移。在一些方面，伪随机数PN_1到PN_N可以交替地选择不同偏移校准电路以从差分输入信号中去除一个或多个偏移，如关于图5所述。

增益校准电路420可以补偿ADC通道410(1)-410(N)之间的增益失配。在一些实施例中，增益校准电路420可以通过将ADC通道输出信号中的每个的均方根(RMS)功率与参考值进行比较并且基于比较调节ADC通道输出信号来补偿ADC通道410(1)-410(N)之间的增益失配。在其他实施例中，增益校准电路420可以使用其他合适的技术来补偿ADC通道410(1)-410(N)之间的增益失配。

TSC电路430可以补偿ADC通道410(1)-410(N)之间的时间偏斜。在一些实施例中，TSC电路430可以被配置为测量由增益校准电路420输出的连续样本之间的差值(或增量)并且生成指示所测量的差值的控制信号(CTRL)。在其他实施例中，TSC电路430可以使用其他合适的技术生成控制信号(CTRL)。对于图4的示例实施例，TSC电路430被示出为包括被耦合以接收由相应PRBS电路412(1)-412(N)生成的伪随机数PN_1至PN_N的输入。在一些实施例中，TSC电路430可以使用伪随机数PN_1至PN_N来确保从ADC通道410(1)-410(N)输出的数字信号的准确的时间偏斜补偿。在其他实施例中，TSC电路430可以使用任何其他合适的伪随机数或信号来确保准确的时间偏斜补偿。

控制电路440可以包括用于接收由TSC电路430生成的控制信号(CTRL)的输入，并且可以包括耦合到ADC通道410(1)-410(N)的多个输出。在一些实施例中，控制电路440可以基于由TSC电路430提供的控制信号(CTRL)选择性地调节或延迟提供给相应ADC通道410(1)-410(N)的时钟信号CLK_1-CLK_N，例如，以补偿ADC通道410(1)-410(N)之间的时间偏斜、频率偏移和/或相位偏移。

图5是根据一些实施例的示例ADC通道500的框图。ADC通道500(其可以是图4的ADC通道410(1)-410(N)中的一个或多个的实施例)包括斩波电路510、ADC 520、校准器件530、乘法器540和PRBS电路550。斩波电路510(其可以是图3的斩波电路302的一个实施例)包括用于接收差分输入信号IN的输入，并且包括耦合到ADC 520的差分输入的输出。斩波电路510可以是能够基于伪随机数PN将差分输入信号IN的正分量(INp)和负分量(INn)交替耦合到ADC 520的同相端子(+)和反相端子(-)使得例如ADC 520可以对差分输入信号IN的正分量(INp)和负分量(INn)交替采样的任何合适的开关、耦合电路、逻辑或交叉矩阵。以这种方式，斩波电路510可以确保由ADC 520生成的数字信号被随机化。

在一些实施例中，斩波电路510可以包括以对差分输入信号进行加扰或随机化的方式将差分输入信号的正信号分量和负信号分量交替耦合到ADC 520的同相端子和反相端子的多个开关。例如，图5示出了被描绘为包括耦合在一对正负输入端子(in+和in-)与一对正负输出端子(out+和out-)之间的四个开关SW1-SW4的斩波电路510的一个实施例。开关SW1耦合在斩波电路510的正输入端子(in+)与正输出端子(out+)之间，开关SW2耦合在斩波电路510的负输入端子(in-)与负输出端子(out-)之间，开关SW3耦合在斩波电路510的正输入端子(in+)与负输出端子(out-)之间，开关SW4耦合在斩波电路510的负输入端子(in-)与正输出端子(out+)之间。

当伪随机数PN是多个第一值之一时，斩波电路510可以处于第一状态，在该第一状态下，开关SW1-SW2闭合(诸如处于导通状态)并且开关SW3-SW4断开(诸如处于非导通状态)。在该第一状态下，斩波电路510经由开关SW1将差分输入信号IN的正分量路由到ADC520的同相端子(+)，并且经由开关SW2将差分输入信号IN的负分量路由到ADC 520的反相端子(-)。以这种方式，斩波电路510可以将差分输入信号“直通”(诸如没有极性反转)到ADC520。因此，开关SW1-SW2在本文中可以称为斩波电路510的“直通”开关。

当伪随机数PN是多个第二值之一时，斩波电路510可以处于第二状态，在该第二状态下，开关SW1-SW2断开(诸如处于非导通状态)并且开关SW3-SW4闭合(诸如处于导通状态)。在该第二状态下，斩波电路510经由开关SW3将差分输入信号IN的正分量路由到ADC520的反相端子(-)，并且经由开关SW4将差分输入信号IN的负分量路由到ADC 520的同相端子(+)。以这种方式，斩波电路510可以斩波(诸如通过极性反转)提供给ADC 520的差分输入信号。因此，开关SW3-SW4在本文中可以称为斩波电路510的“斩波”开关。

ADC 520可以是能够将模拟信号转换为数字信号的任何合适的电路或设备。在一些实施例中，ADC 520可以被配置为将差分模拟信号转换为单端数字信号，例如，如图5的示例中所描绘的。在其他实施例中，ADC 520可以被配置为将单端模拟信号转换为单端数字信号。

校准器件530耦合在ADC 520与乘法器540之间，并且包括解复用器(DEMUX)D1、第一偏移校准电路531、第二偏移校准电路532和复用器(MUX)M1。解复用器D1包括耦合到ADC520的输出的输入，包括耦合到第一OC电路531的输入的第一输出，包括耦合到第二OC电路532的输入的第二输出，并且包括耦合到PRBS电路550的输出的控制端子。复用器M1包括耦合到第一OC电路531的输出的第一输入，包括耦合到第二OC电路532的输出的第二输入，包括耦合到乘法器540的输入的输出，并且包括耦合到PRBS电路550的输出的控制端子。

第一偏移校准电路531和第二偏移校准电路532彼此并联耦合在解复用器D1与复用器M1之间。第一偏移校准电路531可以被配置为从由ADC 520输出的数字信号中去除由斩波电路510中的一个或多个直通开关引起的或与其相关联的偏移(和/或由斩波电路510内的其他电路元件引起的或与其相关联的偏移，该电路元件在路由到ADC 520时保持差分输入信号IN的极性)。第一偏移校准电路531还可以被配置为去除由ADC 520引起的或与ADC520相关联的偏移。第二偏移校准电路532可以被配置为从由ADC 520输出的数字信号中去除由斩波电路510中的一个或多个斩波开关引起的或与其相关联的偏移(和/或由斩波电路510内的其他电路元件引起或与其相关联的偏移，该电路元件在路由到ADC 520时反转差分输入信号IN的极性)。第二偏移校准电路532还可以被配置为去除由ADC 520引起的或与ADC520相关联的偏移。注意，虽然关于图3描述的ADC通道300包括彼此串联耦合的两个偏移校准电路306和310，但是关于图5描述的ADC通道500包括彼此并联耦合的第一偏移校准电路531和第二偏移校准电路531。

在一些实施例中，可以使用一个或多个冻结信号来选择性地冻结或停止设置在第一偏移校准电路531和第二偏移校准电路532内的累加器(为简单起见而未示出)的操作。对于图5所示的示例实施例，第一偏移校准电路531可以包括用于接收第一冻结信号(FRZ_1)的输入，并且第二偏移校准电路532可以包括用于接收第二冻结信号(FRZ_2)的输入。在一些方面，当差分输入信号IN包含作为ADC通道500的采样频率f_s的整数倍的信号分量时，第一冻结信号FRZ_1可以被断言(例如，逻辑高)以冻结或停止第一偏移校准电路531内的累加器的操作，并且当差分输入信号IN包含作为ADC通道500的采样频率f_s的整数倍的信号分量时，第二冻结信号FRZ_2可以被断言(例如，逻辑高)以冻结或停止第二偏移校准电路532内的累加器的操作。当差分输入信号IN不包含作为采样频率f_s的整数倍的信号分量时，第一冻结信号FRZ_1和第二冻结信号FRZ_2可以被取消断言(例如，逻辑低)以分别允许第一偏移校准电路531和第二偏移校准电路532内的累加器的正常操作。以这种方式，即使差分输入信号IN的频率分量等于ADC通道500的采样频率f_s的整数倍，ADC通道500也可以以正常方式操作。在其他实施例中，第一偏移校准电路531和第二偏移校准电路532可以接收相同的冻结信号。

乘法器540包括用于提供数字输出信号Dout的输出，并且包括耦合到PRBS电路550的输出的控制端子。在一些实施例中，乘法器540可以解扰从校准器件530输出的校准后的数字信号，例如，以减少由斩波电路510引起的闪烁噪声。

PRBS电路550(其可以是图4的PRBS电路412(1)-412(N)中的一个或多个的实施例)可以向斩波电路510、解复用器D1、复用器M1和乘法器540提供伪随机数(PN)。在一些实施例中，PRBS电路550还可以向图4的TSC电路430提供伪随机数(PN)。

斩波电路510可以对差分输入信号进行采样，并且可以基于伪随机数(PN)在ADC520的同相端子(+)与反相端子(-)之间交替切换差分输入信号IN的正信号分量INp和负信号分量INn。在一些实施例中，斩波电路510可以对差分输入信号进行采样，并且可以基于伪随机数(PN)在ADC 520的同相端子(+)与反相端子(-)之间交替切换差分输入信号IN的正信号分量INp和负信号分量INn。以这种方式，斩波电路510可以确保由ADC 520生成的数字信号被随机化。

当第一偏移校准电路531响应于伪随机数(PN)而被由解复用器D1和复用器M1形成的选择逻辑选择时，第一偏移校准电路531可以调节由ADC 520生成的数字信号以去除与ADC 520相关联的偏移并且去除与设置在斩波电路510的直通开关相关联的偏移。当第二偏移校准电路532响应于伪随机数(PN)而被由解复用器D1和复用器M1形成的选择逻辑选择时，第二偏移校准电路532可以调节由ADC 520生成的数字信号以去除与ADC 520相关联的偏移并且去除与设置在斩波电路510的斩波开关相关联的偏移。乘法器540可以基于伪随机数(PN)“取消斩波”由第一偏移校准电路531或第二偏移校准电路532提供的调节后的数字信号，例如，以减少由ADC 520引起的闪烁噪声。注意，如果第一偏移校准电路531的频率响应小于一个值，则第一偏移校准电路531不能跟随由ADC 520引起的闪烁噪声，这允许闪烁噪声在ADC通道500的频率带宽上加扰(而不是出现在ADC通道500的采样频率的倍数处)。

图6是描绘根据一些实施例的用于操作时间交错ADC电路的示例操作600的说明性流程图。虽然本文中关于图4-5的ADC电路400进行描述，但是示例操作600可以由任何其他合适的ADC电路执行。在一些实施例中，操作600可以作为前景校准操作来执行。

ADC电路400可以基于伪随机数对差分输入信号进行加扰(601)。在一些实施例中，斩波电路510可以使用由PRBS电路550提供的伪随机数来对差分输入信号进行加扰，使得闪烁噪声散布在ADC电路400的整个频谱上，而不是主要出现在ADC通道410(1)-410(N)的采样频率的谐波处。

ADC电路400可以基于伪随机数将加扰后的差分输入信号的正分量和负分量交替耦合到ADC的反相输入端子和同相输入端子(602)。在一些实施例中，斩波电路510可以防止ADC通道410(1)-410(N)的采样频率处的差分输入信号的分量表现为ADC的噪声(例如，DC信号)。

ADC电路400可以将加扰后的差分输入信号转换为数字信号(603)。在一些实施例中，ADC 520可以被配置为将差分模拟信号转换为单端数字信号，例如，如图5的示例中描绘的。在其他实施例中，ADC 520可以被配置为将单端模拟信号转换为单端数字信号。

ADC电路400可以使用第一偏移校准电路或第二偏移校准电路基于伪随机数针对偏移来校准数字信号(604)。还参考图5，第一偏移校准电路531和第二偏移校准电路532可以彼此并联耦合在解复用器D1与复用器M1之间。第一偏移校准电路531可以从由ADC 520输出的数字信号中去除ADC的偏移，并且可以从差分输入信号中去除来自直通开关的偏移。第二偏移校准电路532可以从由ADC 520输出的数字信号中去除ADC 520的偏移，并且可以从斩波电路510去除偏移。在一些实施例中，由解复用器D1和复用器M1形成的选择电路可以基于伪随机数的第一值来路由从ADC 520输出的数字信号通过第一偏移校准电路531A，并且可以基于伪随机数的第二值来路由从ADC 520输出的数字信号通过第二偏移校准电路531B。

ADC电路400可以使用乘法器基于伪随机数对校准后的数字信号进行解扰(605)。在一些实施例中，乘法器540可以对从校准器件530输出的校准后的数字信号进行解扰，例如，以减少由斩波电路510引起的闪烁噪声。

ADC电路400可以从解扰后的校准数字信号中去除时间偏斜偏移(606)。在一些实施例中，TSC电路430可以生成可以用于补偿ADC通道410(1)-410(N)之间的时间偏斜的控制信号。在一些方面，控制信号可以用于调节或延迟提供给ADC通道410(1)-410(N)或与其相关联的一个或多个时钟信号，例如，以便以减少或消除ADC通道410(1)-410(N)之间的时间偏斜、频率偏移和/或相位偏移的方式校准ADC通道410(1)-410(N)中的一个或多个的采样周期和/或采样间隔。

图7示出了可编程IC 1的现场可编程门阵列(FPGA)实现的架构700，其包括大量不同可编程块，包括收发器37、可配置逻辑块(“CLB”)33、随机存取存储器块(“BRAM”)34、输入/输出块(“IOB”)36、配置和时钟逻辑(“CONFIG/CLOCK”)42、数字信号处理块(“DSP”)35、专用输入/输出块(“I/O”)41(例如，配置端口和时钟端口)、以及其他可编程逻辑39，诸如数字时钟管理器、模数转换器、系统监测逻辑等。FPGA还可以包括PCIe接口40、模数转换器(ADC)38等。

在一些FPGA中，每个可编程块可以包括至少一个可编程互连元件(“INT”)43，该INT 43具有到同一块内的可编程逻辑元件的输入和输出端子48的连接，如图7的顶部处包括的示例所示。每个可编程互连元件43还可以包括到相同块或(多个)其他块中的(多个)相邻可编程互连元件的互连段49的连接。每个可编程互连元件43还可以包括到逻辑块(未示出)之间的通用布线资源的互连段50的连接。通用布线资源可以包括逻辑块(未示出)之间的布线通道，该布线通道包括互连段(例如，互连段50)的轨道和用于连接互连段的开关块(未示出)。通用布线资源的互连段(例如，互连段50)可以跨越一个或多个逻辑块。可编程互连元件43与通用布线资源一起实现用于所示FPGA的可编程互连结构(“可编程互连”)。

在示例实现中，CLB 33可以包括可以被编程为实现用户逻辑的可配置逻辑元件(“CLE”)44加上单个可编程互连元件(“INT”)43。除了一个或多个可编程互连元件，BRAM 34还可以包括BRAM逻辑元件(“BRL”)45。通常，块中包括的互连元件的数目取决于块的高度。在图示的示例中，BRAM块具有与五个CLB相同的高度，但是也可以使用其他数目(例如，四个)。除了适当数目的可编程互连元件，DSP块35还可以包括DSP逻辑元件(“DSPL”)46。除了可编程互连元件43的一个实例，IOB 36还可以包括例如输入/输出逻辑元件(“IOL”)47的两个实例。如本领域技术人员将清楚的，例如连接到I/O逻辑元件47的实际的I/O焊盘通常不限于输入/输出逻辑元件47的区域。

在图示的示例中，靠近管芯(图7所示)中心的水平区域用于配置、时钟和其他控制逻辑。从该水平区域或列延伸的垂直列51用于在FPGA的宽度上分发时钟和配置信号。

利用图7所示的架构的一些FPGA包括附加逻辑块，这些逻辑块破坏了构成FPGA的大部分的常规柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。

注意，图7旨在仅示出示例性FPGA架构。例如，一行中的逻辑块的数目、行的相对宽度、行的数目和顺序、行中包括的逻辑块的类型、逻辑块的相对大小、以及图7的顶部处包括的互连/逻辑实现纯粹是示例性的。例如，在实际FPGA中，CLB出现的地方通常包括多于一个相邻行的CLB，以便于用户逻辑的有效实现，但是相邻CLB行的数目随FPGA的总体大小而变化。

本领域技术人员将理解，可以使用多种不同方法和技术中的任一种来表示信息和信号。例如，在以上描述中可以引用的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子、或其任何组合来表示。

此外，本领域技术人员将理解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法步骤可以实现为电子硬件、计算机软件或这两者的组合。为了清楚地说明硬件和软件的这种可互换性，上面已经根据它们的功能大体描述了各种说明性组件、块、模块、电路和步骤。这种功能实现为硬件还是软件取决于特定应用和对整个系统施加的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这样的实现决定不应当被说明为导致偏离本公开的范围。

结合本文中公开的各方面而描述的方法、序列或算法可以直接体现在硬件中、在由处理器执行的软件模块中、或在这两者的组合中。软件模块可以驻留在RAM锁存器、闪存锁存器、ROM锁存器、EPROM锁存器、EEPROM锁存器、寄存器、硬盘、可移动磁盘、CD-ROM、或本领域已知的任何其他形式的存储介质中。示例存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。替代地，存储介质可以与处理器集成在一起。

在前述说明书中，已经参考其具体示例实施例描述了示例实施例。然而，很明显，在不脱离所附权利要求中阐述的本公开的更广泛范围的情况下，可以对其进行各种修改和改变。因此，说明书和附图被认为是说明性的而不是限制性的。