具体实施方式

在下面的描述中，相同的附图标号对应于相同的特征。具体地， 具有共同名称的电压节点将被理解为处于相同电势。

图1a示出了根据本公开的实施例的施密特触发器电压比较器电 路200的功能框图。施密特触发器电路200包括电压控制的电流源 202、电流镜204、时序控制器206和电压参考输入端208。

电流源202包括施密特触发器电压比较器电路200的输入端IN。 电流镜204包括施密特触发器电压比较器电路200的输出端OUT， 并且还连接到电流源202。电流源202连接到多个电压参考输入端208 中的一个输入端、时序控制器206和电流镜204。时序控制器连接到 多个电压参考输入端208中的另一个输入端。

电压参考输入端208用于以电源电压VDD的特定分数来设置 Vih(也就是说，其为输入在其以上被认为高的最小电压)或Vil(也 就是说，其为输入在其以下被认为低的最大电压)。在Vih的情况下， 电压参考输入端208用于通过偏置电压控制的电流源202来设置Vih，如以下参照图1b更详细地讨论的。在Vil的情况下，电压参考 输入端208用于通过偏置电压控制的电流源202来设置Vil，如以下 参照图1c更详细地讨论的。在本示例中，将Vih设置为电源电压VDD 的85％，然而，技术人员将意识到，Vih可以是51％与91％之间的任 何适当的分数的VDD，或者Vil可以是10％与50％之间的任何适当 的分数的VDD。以这种方式，图1a的布置可以被配置和布置为低至 高施密特触发器或高至低施密特触发器，如以下更详细地讨论的。

电流镜204连接到电压控制的电流源202。电压控制的电流源 202用于将输入电压信号IN(在该示例中，参考电压输入208为VDD 的85％，并且输入电压信号IN电压是可变的电压输入)转换为电流 模式。具体地，电压控制的电流源202将参考电压输入208转换为参考电流，并且参考电流随后被电流镜镜射。电压控制的电流源202 还将输入电压信号IN转换为流过电流镜204的电流。

时序控制器206连接到电压控制的电流源202和电流镜204，以 确保各自在正确的时间操作，从而确保施密特触发器电路200的无干 扰操作。另外，时序控制器206还控制施密特触发器电路200的模式， 以在打开比较模式或关闭比较模式之间切换，并且控制打开或关闭之 间的输出状态。

图1b的施密特触发器电路200实施图1a的功能框图。图1b的 施密特触发器电路是低至高触发电路。电流镜204由第一电流镜晶体 管M3和第二电流镜晶体管M4形成，电压控制的电流源202由第一 电流源晶体管M1和第二电流源晶体管M2形成。比较功能使用晶体管M1至M4来实施，其中，M1和M2将参考电压和输入电压转换 为电流，并且使用由M3和M4形成的镜在节点SENSEOUT处将电 流进行比较。通过电压参考输入端208偏置电流源202，在该示例中， 电压参考输入端208包括相应的分压器电阻R1、R2，然而，技术人 员将理解，可以使用任何合适的电压参考。在本示例中，分压器电阻 R1和R2串联连接，使得将参考电压REF选为VDD的85％。然而， 技术人员将理解，参考电压可以是基于以下表达式的从0V至VDD 的任何值：

(电压参考)REF＝(R2/(R1+R2))VDD

时序控制器206包括具有一对反相器I1、I2的第一缓冲器201。 第一反相器I1连接到SENSEOUT节点，其用于驱动SENSEOUT节 点到第二反相器I2的输入端处的输出节点OUT。输出节点OUT通 过用于将电压输入IN转换为电流信号i2的晶体管M1和电流镜204 的晶体管M4连接到电压控制的电流源202。作为从M3转换且被电 流镜204的晶体管M4镜射的参考电流的电流信号i1低于电流信号 i2，SENSEOUT电压节点被电压控制的电流源202的电流源晶体管 M1下拉至GND电压。相似地，当电流信号i2大于电流信号i1时， SENSEOUT电压节点被电流镜晶体管M4上拉至VDD。OUT电压由 第一反相器和第二反相器I2驱动，输出节点OUTb上拉至VDD，从 而在电流信号i1大于i2时使晶体管Ms4和Ms5保持在强反相，并 且电流源晶体管M1进入截止区中。换言之，施加到电压控制的电流 源的电流源晶体管M1的输入信号IN电压低于施加在电流源晶体管 M2上的参考电压REF。

然而，如果第二反相器I2输出节点OUTb被下拉至GND电压， 则在电流信号i1小于电流信号i2时，晶体管Ms4和Ms5保持在截 止区中，并且电流源晶体管M1在强反相中操作。换言之，施加到电 流源晶体管M1的输入信号电压IN高于施加到电流源晶体管M2上 的参考电压REF。

第二缓冲器203的功能是为了延迟IN2电压转变，以使电压OUT 节点尽可能长地保持与VDD连接，因为在输入信号电压IN超过Ms2 的阈值电压Vth时Ms7释放该节点。此策略用于避免电压OUT节点 上可能出现的毛刺，如下面更详细讨论的。

OUTb节点由于OUT节点电压状态而在斜坡上升期间处于 VDD，并且将用于在OUT电压被晶体管M1下拉并且输入电压信号 IN大于VDD的85％时关闭电流消耗。

当输入信号电压IN低于包括第一反相器I3和第二反相器I4的 第二缓冲器203时，晶体管Ms6保持在截止区中，并且晶体管Ms7 在强反相中被第二反相器I2输出电压偏置。当输入电压信号IN低于 REF电压时，晶体管Ms7被偏置为操作强反相，并且晶体管Ms6被 偏置为在截止中操作，因为被第一反相器I1驱动的OUT电压节点必 须连接到GND。

因此，时序控制器206用于预充电，并且避免SENSEOUT节点 上的毛刺。即，电流信号i1必须准备就绪，并且电流信号i1必须大 于电流信号i2，以便于避免SENSEOUT节点被任何固有的电容下拉 至GND，这会在电流源晶体管M1中发生，并且会导致正确的电压 比较。

图1c示出了还实施图1a的功能框图的施密特触发器电路200’。 图1c的施密特触发器电路200’是高至低触发的电路，其中，相同的 附图标记对应于图1b的相同的特征，并且包括与上述实施例一致的 电压控制的电流源202、电流镜204、时序控制器206和电压参考输 入端208。

例如，可以使用NMOS晶体管M1、M2来实施高至低施密特触 发器电路200’的电压控制的电流源202，然而，对于低至高施密特触 发器电路200拓扑，可以使用PMOS晶体管M1、M2来实施电压控 制的电流源。相似地，相同的标准用于其余晶体管，即，NMOS晶 体管将被PMOS晶体管替换，并且PMOS晶体管将被NMOS晶体管 替换。

可以参照图2a至图2h的波形更好地理解图1b的施密特触发器 电路200的功能，图2a至图2h示出了呈现在施密特触发器电路200 的各个节点处电压相对于时间t的操作波形。

图2a的波形IN是在第一施密特触发器电路200的输入节点IN 处由VDD的百分比表达的输入信号电压。将输入电压波形IN示出 为三角波以仅用于简化解释。然而，技术人员将理解，可以使用任何 正弦或非正弦输入电压波形。波形IN波形表示在上升和下降事件期间在图1b的输入节点IN处的输入信号。波形IN随着时间t被划分 为六个事件tr1至tr3和tf1至tf3。事件tr1至tr3表示斜坡上升，事 件tf1至tf3表示斜坡下降。第一事件tr1描绘了波形IN信号从0V 上升至开关晶体管Ms1的阈值电压Vth。第二事件tr2表示电源电压 (VDD)的50％，第三事件tr3表示电源电压(VDD)的85％。第四 事件tf1表示在波形IN下降时VDD的85％。第五事件tf2表示在波 形IN下降时VDD的50％，第六点事件tf3是波形IN下降时的阈值 电压Vth。

当输入信号电压上升以在时间tr1处达到Vth时，其中，Vth是 开关晶体管Ms2的阈值电压和开关晶体管Ms1的阈值电压，开关晶 体管Ms2的阈值电压控制电压控制的电流源晶体管M2的打开和关 闭，开关晶体管Ms1的阈值电压控制电压参考的打开和关闭。

图2b示出了表示在波形IN的斜坡上升和斜坡下降事件期间图 1b的节点INb的行为的波形。节点INb处的信号表示图1b中所示的 缓冲器203的反相器I3的输出端处的电压行为。在波形IN的斜坡上 升期间，INb连接到从0V至VDD的50％的VDD作为事件tr2，因 为反相器I3尚未作为逻辑功能进行扫描。节点INb处的信号将连接 到0V(GND)直至事件tf2，因为波形IN处的电压高于VDD的50％。 当波形IN电压在下降事件期间在tf2点与0V之间时，节点INb处的 电压将连接到VDD，因为波形IN处的电压在反相器逻辑门行为之后 低于VDD的50％。

INb控制信号将图1b的PMOS晶体管Ma保持为截止(其中， INb连接到VDD)直至事件tr2。使用该策略以便于保证在晶体管 Ms7截止和晶体管Ms6导通之前在图1b的节点BIAS处的电压被迫 为0V。因此，晶体管Ms4将具有可能最大的栅极源极电压(VGS)， 即，VGS＝-VDD，因此电流镜晶体管M4将尽可能导通至最大。

图2c的波形表示在斜坡上升和斜坡下降事件期间的图1b的控 制信号IN2的行为，技术人员将看到，这是节点INb的行为的反相 形式。

当波形IN的电压大于VDD的50％时，控制信号IN2控制晶体 管Ms6的导通和晶体管Ms7的截止。同样地，当波形IN的电压在 VDD的50％以下时，晶体管Ms6截止，并且晶体管Ms7导通。然而， 当BIAS电压被稳定为二极管电压时，即，当漏极电压等于栅极电压 并且晶体管Ms6导通且晶体管Ms7截止时，控制信号IN2表示比较 阶段初始化。

图2d的波形表示斜坡上升和斜坡下降事件期间的BIAS电压行 为。在斜坡上升期间从0V到事件tr2，BIAS电压连接到GND。从事 件tr2到事件tr3，BIAS电压电平将由穿过作为二极管模式的晶体管 连接的电流镜晶体管M3的电流确定。电流镜晶体管M3被偏置在饱和区中，并且BIAS电压遵循栅极源极电压(VGS)和漏极源极电流 (Id)之间的平方根定律。BIAS电平电压将在0V与VDD之间，并 且将复制和镜射由晶体管M2至晶体管M4转换的参考电流i1。当波 形IN的电压高于REF电压时，BIAS电平将固定在tr2与tr3之间， 因此电流i2将高于固定电流i1。由于晶体管M1被信号OUTb导通， 因此BIAS电压随后将连接到VDD。当在下降事件期间事件tf2处波 形IN的电压超过VV＝DD的85％时，BIAS电压将通过与晶体管Ms2串联的晶体管Ms5切换到GND。

存在BIAS电压节点必须偏置的两个电压。偏置的第一BIAS电 压为GND电压。当由反相器I3和I4驱动的IN2电压为0V(GND) 且晶体管Ma在截止区操作时，在IN电压介于0V(GND)与大约 50％VDD之间时在斜坡上升期间设定该电压。第二可能的BIAS电压 是这样的电压，即，当晶体管M3以DIODE模式连接时，输入电压 IN由电流i1确定在50％VDD至85％VDD之间。

图2e的波形表示在斜坡上升和斜坡下降事件期间的电流IR1的 行为。电流IR1是流过参考208的电流，参考208由电阻R1、R2的 阶梯以及两个开关晶体管Ms1和Ms4组成。

当输入电压IN在事件tr1处介于0V至Vth之间且晶体管Ms1 截止时，电流IR1为0A。当输入电压IN高于阈值电压Vth且晶体管 Ms1导通时，电流IR1的电流开始流动，并将一直保持恒定，直到在 事件tr3时达到VDD的85％为止。

当晶体管Ms4截止时，在事件tr3与tf2之间，电流IR1将在 VDD的85％之间为0A。当晶体管Ms4由节点OUTb的电压导通时， 电流IR1在事件tf2与tf3之间将被再次导通，并且当晶体管Ms1晶 体管截止时，电流IR1在事件tf3点之后将被截止。

图2f的波形代表了在斜坡上升和斜坡下降事件期间的电流行为 IMs5。电流行为IMs5是当开关晶体管Ma导通时通过开关晶体管 Ms5的为非零的电流。然而，该电流仅在斜坡上升事件期间分别在事 件tr2与tr3时在VDD的50％和85％之间为非零。在事件tf1和tf2之间的间隔中，没有电流流过Ms5，因为OUTb信号连接到GND， 并且在事件tf2时，节点OUTb和INb处的信号连接到VDD，从而 导通了晶体管Ms5并在同一时间截止了晶体管Ma中的电流。

图2g的波形表示在斜坡上升和斜坡下降事件期间的电流行为 IMs6。电流行为IMs6是在事件tr2与tr3之间通过开关晶体管Ms6 的电流为非零，其中在事件Ms6，M1(202)和M4(204)导通并且 晶体管M1将IN电压转换为电流i2。电流IMs6与IN电压成正比， 并且当电流IMs6达到电流i1的值(即，将参考电压转换为电流i1) 时，SENSEOUT切换到GND，因此在事件tr3时导通晶体管M1，并 且电流IMs6将变为零。

图2h的波形表示在斜坡上升和斜坡下降事件期间的输出端 OUT电压行为。当输入电压信号IN在事件tr3时达到VDD的85％ (即，输入电压信号IN等于REF电压且电流i1等于电流i2)时， 输出端OUT信号电压检测电压比较。当输入电压信号IN高于REF 电压时，输出端OUT电压信号将增大至VDD。另外，输出端OUT 信号关闭在VDD的85％与VDD的50％之间的事件tr3与tf2之间的 DC电流消耗，在此被缓冲器203下拉，即，当输入电压信号IN小 于逆变器I3的VDD跳变点的50％时，缓冲器203下拉节点IN2。

连接到晶体管Ma的栅极端子上的节点INb在比较序列期间控 制晶体管Ma的开关。当输入电压信号IN为0V时，NMOS晶体管 Ma截止，因为栅极源极电压(VGS)等于VDD，使得没有电流将流 过Ma。当输入电压IN大于晶体管Ms2的阈值电压Vth时，BIAS电 压立即被下拉。结果，目的电流i1(参考电流)高于电流i2，从而 避免操作中的毛刺。

图3a示出了电压比较器电路300的通用功能框图，电压比较器 电路300利用上述类型的高至低施密特触发器电路200和低至高触发 器电路200'，并且每个电路310、312的输出端连接到锁存器306。 锁存器306可以是SR(置位重置锁存器)。施密特触发器电路200、200'连接到公共输入端308，以接收公共信号输入IN。第一施密特触 发器电路200的输出端310连接到锁存器306的第一输入端SET，第 二施密特触发器电路200'的输出端312连接到锁存器306的第二输入 端RESET。在锁存器306的输出端OUT_ST 314处提供电压比较器 电路300的输出端314。

根据实施例的上述类型的第一施密特触发器电路200被配置和 布置为使得VT-被设定并固定在VDD的50％，并且VT+在VDD的 51％至90％之间可调节。第二施密特触发器电路200'被配置和布置为 使得VT-被设定为VDD的50％，并且VT+被设定为VDD的10％。 然而，技术人员将理解，VT+能够达到VDD的94％，并且VT-能够 达到VDD的7％。在应用中，VDD可以在例如1.2伏至5.5伏之间 变化。

图3b示出了呈现在图3a的电压比较器电路300的各个节点处 电压相对于时间t的操作波形。第一波形IN是输入信号电压，表达 为第一施密特触发器电路200和第二施密特触发器电路200'的相应 输入端308处的VDD的百分比。仅出于简化解释的目的，将输入电压波形IN示为三角波，然而，技术人员将理解，可以使用任何正弦 或非正弦输入电压波形。第二波形OUT_SH是第一施密特触发电路 200的输出，并且第三波形OUT_SL是第二施密特触发电路200'的输 出。第四波形OUT_ST是锁存器306的输出。第一施密特触发电路 200的输出OUT_SL 310通常为高，而第二施密特触发电路200'的输 出OUT_SH通常为低。

再次参考输入电压波形IN，尤其是波形IN的上升沿，随着电 压电平随时间上升到对应于VDD的50％的时间t1，第二施密特触发 器电路200'的输出被触发以从高电平下降到低电平。上升沿 (OUT_SL)用于将SET RESET锁存器308复位，这在输入电压波 形IN电压从高负VDD到GND(或低)超过第二施密特触发器电路 200’VT-跳变点时发生。OUT_ST的输出由第一施密特触发器电路200 和第二施密特触发器电路200'组成。随着输入电压波形IN的电压电 平在时间t2继续上升到VDD的80％，第一施密特触发器电路200 的输出被触发以从低电平上升到高电平，并且输出电压波形通过锁存 器306的操作从低升至高。输入电压波形IN可以继续上升到接近或 等于VDD的电平或者可以开始下降。如图3b中所示，输入电压波形IN随时间下降到时间t3，时间t3对应于VDD的50％的电压电平， 第一电压传感器302的输出OUT_SH在该时间点从高下降到低。随 着输入电压波形IN在时间t4继续下降到VDD的15％，第二电压传 感器304的输出从低电平上升到高电平，而锁存器306的输出 OUT_ST从高电平下降到低电平。

在所附的独立权利要求中阐述了本发明的特定和优选方面。来 自从属权利要求和/或独立权利要求的特征的组合可以适当地组合， 而不仅是如权利要求中所述。

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在单独的实施例的上下文中描述的特征也可以在单个实施例中 组合提供。相反，为简洁起见，在单个实施例的上下文中描述的各种 特征也可以单独地或以任何合适的子组合来提供。术语“包括”不排 除其他元件或步骤，术语“一”或“一个(种)”不排除多个。权利 要求中的附图标记不应解释为限制权利要求的范围。