具体实施方式

在下文中，将参考附图描述本公开的各种实施例。

图1是根据本发明构思的示例实施例的触发器(或触发器电路)10的框图。参考图1，根据本发明构思的示例实施例的触发器10可以是被配置为接收数据信号D或扫描输入信号SI和扫描使能信号SE并响应于时钟信号CK输出最终信号(或最终输出信号)Q的扫描触发器。

扫描使能信号SE可以根据扫描使能信号SE的逻辑电平指示第一操作模式或第二操作模式。例如，当扫描使能信号SE具有第一逻辑电平(例如，逻辑低电平)时，扫描使能信号SE可以指示第一操作模式，并且当扫描使能信号SE具有第二逻辑电平(例如，逻辑高电平)时，扫描使能信号SE可以指示第二操作模式。这里，逻辑电平可以表示逻辑低电平(例如，‘0’)或逻辑高电平(例如，‘1’)。此外，逻辑电平可以意味着电压电平。例如，第一操作模式可以是传输数据的正常操作模式，并且第二操作模式可以是执行测试操作的扫描测试模式。然而，这仅仅是本发明构思的实施例，并且在一些实施例中，第一操作模式可以是扫描测试模式，并且第二操作模式可以是正常操作模式。

当扫描使能信号SE指示正常操作模式时，触发器10可以执行通过锁存数据信号D来提供最终信号Q的正常操作。当扫描使能信号SE指示扫描测试模式时，触发器10可以执行通过锁存扫描输入信号SI来提供最终信号Q的扫描测试操作。

根据本发明构思的示例实施例的触发器10可以包括主锁存器200和从锁存器300。主锁存器200可以响应于扫描使能信号SE接收数据信号D或扫描输入信号SI，并输出内部输出信号Qm。从锁存器300可以接收内部输出信号Qm并输出最终信号Q。

根据本发明构思的示例实施例的主锁存器200可以包括延迟电路100。如下文参考图3所述，延迟电路100可以接收时钟信号CK并输出第一内部信号DCK。通过基于第一内部信号DCK锁存数据信号D，主锁存器200可以确保减少锁存数据信号D的建立时间。建立时间可以指示在时钟信号CK的有效边沿之前数据信号D的值应该被恒定保持以便输出数据信号D作为最终信号Q的最小时间。

从锁存器300可以接收时钟信号CK，并输出指示时钟信号CK的反相值的第二内部信号CKb。例如，如下面参考图14A所述，当时钟信号CK具有逻辑低电平时，第二内部信号CKb可以具有逻辑高电平。第二内部信号CKb可以是在从锁存器300的内部节点处生成的信号。根据本发明构思的示例实施例的触发器10可以在不包括被配置为使时钟信号CK反相的单独的时钟反相器的情况下确保来自从锁存器300的内部节点的第二内部信号CKb，从而节省时钟反相器消耗的功率。

图2是用于描述在正常操作模式和扫描测试模式下操作的集成电路100的示意图。参考图2，集成电路100可以包括组合逻辑电路1和多个扫描触发器10-1、10-2和10-3。组合逻辑电路1可以相对于相同的输入数据输出相同的输出数据。多个扫描触发器10-1、10-2和10-3可以是时序逻辑电路。时序逻辑电路可以包括存储器元件。尽管输入了相同的输入数据，但是时序逻辑电路可以根据存储器状态输出不同的输出数据。

当扫描使能信号SE指示正常操作模式时，数据可以沿着数据路径传输，并且可以执行集成电路100的原始功能。当扫描使能信号SE指示扫描测试模式时，数据可以沿着扫描测试路径传输，从而执行扫描测试操作。在扫描测试操作中，可以通过比较扫描测试图案(pattern)STP和输出图案OP来检查时序逻辑电路中出现的错误。扫描测试图案STP可以是输入比特流，并且输出图案OP可以是对应于扫描测试图案STP的输出比特流。

图3是根据本发明构思的示例实施例的触发器10a的框图。图4是根据本发明构思的示例实施例的延迟电路100a的电路图。图5是根据本发明构思的示例实施例的AOI31逻辑电路220a的电路图。

参考图3，触发器10a可以包括主锁存器200a和从锁存器300a。主锁存器200a可以包括延迟电路100a。延迟电路100a可以接收扫描输入信号SI、扫描使能信号SE、时钟信号CK和作为主锁存器200a的输出信号的内部输出信号Qm，并且输出第一内部信号DCK。

延迟电路100a可以包括两个与-或-反相器(AOI)21逻辑电路，例如，第一AOI21逻辑电路110和第二AOI21逻辑电路120。AOI21逻辑电路可以包括顺序连接的被配置为接收两个信号作为输入的与(AND)门、被配置为接收与门的输出信号和另一信号作为输入的或(OR)门以及反相器。

例如，第一AOI21逻辑电路110可以接收扫描输入信号SI、扫描使能信号SE和时钟信号CK作为输入，并输出中间信号F。参考图4，在示例实施例中，第一AOI21逻辑电路110可以包括与门111，与门111被配置为接收扫描输入信号SI和扫描使能信号SE作为输入。第一AOI21逻辑电路110可以包括或非(NOR)门112，或非门112被配置为接收与门111的输出信号和时钟信号CK作为输入，并输出中间信号F。

参考图3，第二AOI21逻辑电路120可以接收作为主锁存器200a的输出信号的内部输出信号Qm、时钟信号CK和中间信号F作为输入，并且输出第一内部信号DCK。参考图4，第二AOI21逻辑电路120可以包括与门121，与门121被配置为接收内部输出信号Qm和时钟信号CK作为输入。第二AOI21逻辑电路120可以包括或非门122，或非门122被配置为接收与门121的输出信号和中间信号F作为输入，并且输出第一内部信号DCK。

参考图3，主锁存器200a可以包括第一反相器400。第一反相器400可以接收扫描使能信号SE作为输入，并输出反相的扫描使能信号nSE。然而，本实施例不限于此，并且第一反相器400可以位于主锁存器200a的外部。

主锁存器200a可以包括AOI31逻辑电路220a。在示例实施例中，AOI31逻辑电路可以包括顺序连接的被配置为接收三个信号作为输入的与门、被配置为接收该与门的输出信号和另一信号作为输入的或门、以及反相器。

AOI31逻辑电路220a可以接收从从锁存器300a输出的第二内部信号CKb、数据信号D、反相的扫描使能信号nSE和第一内部信号DCK作为输入，并输出内部输出信号Qm。参考图5，在示例实施例中，AOI31逻辑电路220a可以包括与门221，该与门221被配置为接收第二内部信号CKb、数据信号D和反相的扫描使能信号nSE作为输入。AOI31逻辑电路220a可以包括或非门222，该或非门222被配置为接收与门221的输出信号和第一内部信号DCK作为输入，并输出内部输出信号Qm。

参考图3，从锁存器300a可以包括两输入与非(NAND)门310a。两输入与非门310a可以接收内部输出信号Qm和时钟信号CK作为输入，并输出第二内部信号CKb。当时钟信号CK具有第一逻辑电平时，两输入与非门310a可以将第二内部信号CKb从第一逻辑电平反相到第二逻辑电平。例如，当时钟信号CK具有逻辑低电平时，第二内部信号CKb可以通过两输入与非门310a具有逻辑高电平。即使不包括专门用于将时钟信号CK反相的时钟反相器，根据本发明构思的示例实施例的触发器10a也可以通过将时钟信号CK的特定逻辑电平反相来提供第二内部信号CKb。因此，可以节省时钟反相器消耗的功率。

从锁存器300a可以包括或-与-反相器(OAI)21逻辑电路320。在示例实施例中，OAI21逻辑电路可以包括顺序连接的被配置为接收两个信号作为输入的或门、被配置为接收或门的输出信号和另一信号作为输入的与门、以及反相器。OAI21逻辑电路320可以接收通过将OAI21逻辑电路320的输出信号QN反相而得到的反相的信号Qi、时钟信号CK和第二内部信号CKb，并输出输出信号QN。

从锁存器300a可以包括第二反相器330和第三反相器340。第二反相器330可以接收输出信号QN，并通过将输出信号QN反相来向OAI21逻辑电路320提供反相的信号Qi。第三反相器340可以接收输出信号QN，并通过将输出信号QN反相来输出最终信号。

图6是根据本发明构思的示例实施例的第二AOI21逻辑电路120的电路图。参考图6，第二AOI21逻辑电路120可以包括上拉电路123和下拉电路124。上拉电路123可以生成逻辑高电平的第一内部信号DCK，并且下拉电路124可以生成逻辑低电平的第一内部信号DCK。

在示例实施例中，晶体管可以包括有源图案(active pattern)。有源图案可以具有例如鳍(fin)形状，并且由有源图案和栅电极形成的晶体管可以被称为鳍场效应晶体管(fin field effect transistor，FinFET)。然而，本实施例不限于此，并且有源图案可以包括纳米片(nanosheet)。由纳米片和栅电极形成的晶体管可以被称为多桥沟道场效应晶体管(multi-bridge channel FET，MBCFET)。此外，可以包括具有这样的结构的叉型场效应晶体管(ForkFET)，其中，通过电介质壁将用于P型晶体管的纳米片与用于N型晶体管的纳米片分开，使得N型晶体管和P型晶体管彼此相对靠近。此外，单元可以包括垂直场效应晶体管(vertical FET，VFET)，垂直场效应晶体管具有这样的结构，其中源/漏区域通过它们之间的沟道区域彼此分离，并且栅电极围绕该沟道区域。此外，晶体管可以是诸如互补场效应晶体管(complementary FET，CFET)、负电容场效应晶体管(negative capacitance FET，NCFET)和碳纳米管(carbon nanotube，CNT)场效应晶体管的FET之一。在说明书中，晶体管可以是双极结型晶体管和其他三维晶体管之一。在说明书中，P型晶体管可以表示形成在P型有源区域中的晶体管，并且N型晶体管可以表示形成在N型有源区域中的晶体管。

上拉电路123可以包括多个P型晶体管，例如，第一P型晶体管P1至第四P型晶体管P4。中间信号F可以输入到第一P型晶体管P1的栅极端，时钟信号CK可以输入到第二P型晶体管P2的栅极端，内部输出信号Qm可以输入到第三P型晶体管P3的栅极端，并且中间信号F可以输入到第四P型晶体管P4的栅极端。

第一P型晶体管P1和第二P型晶体管P2可以串联连接以形成串联结构。例如，如图6所示，第一P型晶体管P1的漏极端可以连接到第二P型晶体管P2的源极端。然而，本实施例不限于此，并且第一P型晶体管P1的源极端可以连接到第二P型晶体管P2的漏极端。该串联结构的一端可以连接到电源节点VDD，并且该串联结构的另一端可以连接到输出第一内部信号DCK的第一节点M1。

第三P型晶体管P3和第四P型晶体管P4可以串联连接以形成串联结构。例如，如图6所示，第三P型晶体管P3的漏极端可以连接到第四P型晶体管P4的源极端。然而，本实施例不限于此，并且第三P型晶体管P3的源极端可以连接到第四P型晶体管P4的漏极端。该串联结构的一端可以连接到电源节点VDD，并且该串联结构的另一端可以连接到第一节点M1。

下拉电路124可以包括第一N型晶体管N1至第三N型晶体管N3。中间信号F可以输入到第一N型晶体管N1的栅极端，时钟信号CK可以输入到第二N型晶体管N2的栅极端，并且内部输出信号Qm可以输入到第三N型晶体管N3的栅极端。

第一N型晶体管N1的源极端可以连接到接地节点，并且第一N型晶体管N1的漏极端可以连接到第一节点M1。

第二N型晶体管N2和第三N型晶体管N3可以串联连接以形成串联结构。例如，如图6所示，第二N型晶体管N2的源极端可以连接到第三N型晶体管N3的漏极端。然而，本实施例不限于此，并且第二N型晶体管N2的漏极端可以连接到第三N型晶体管N3的源极端。该串联结构的一端可以连接到接地节点，并且该串联结构的另一端可以连接到第一节点M1。

根据本发明构思的示例实施例的第二AOI21逻辑电路120可以包括上拉电路123，该上拉电路123包括被配置为接收中间信号F的第一P型晶体管P1和第四P型晶体管P4，因此，包括第二P型晶体管P2的串联结构和包括第三P型晶体管P3的串联结构可以分别连接到不同的电源节点。因此，可以提高布线自由度。

图7A是根据本发明构思的示例实施例的AOI31逻辑电路220a-1的电路图。参考图7A，AOI31逻辑电路220a-1可以包括上拉电路223-1和下拉电路224-1。上拉电路223-1可以生成逻辑高电平的内部输出信号Qm，并且下拉电路224-1可以生成逻辑低电平的内部输出信号Qm。

上拉电路223-1可以包括第五P型晶体管P5a至第八P型晶体管P8a。第一内部信号DCK可以输入到第五P型晶体管P5a的栅极端，第五P型晶体管P5a的源极端可以连接到电源节点VDD，并且第五P型晶体管P5a的漏极端可以连接到第二节点M2。反相的扫描使能信号nSE可以输入到第六P型晶体管P6a的栅极端，第六P型晶体管P6a的源极端可以连接到第二节点M2，并且第六P型晶体管P6a的漏极端可以连接到第三节点M3。数据信号D可以输入到第七P型晶体管P7a的栅极端，第七P型晶体管P7a的源极端可以连接到第二节点M2，并且第七P型晶体管P7a的漏极端可以连接到第三节点M3。第二内部信号CKb可以输入到第八P型晶体管P8a的栅极端，第八P型晶体管P8a的源极端可以连接到电源节点VDD，并且第八P型晶体管P8a的漏极端可以连接到第三节点M3。第三节点M3可以是输出内部输出信号Qm的节点。

下拉电路224-1可以包括第四N型晶体管N4a至第七N型晶体管N7a。第一内部信号DCK可以输入到第四N型晶体管N4a的栅极端。数据信号D可以输入到第五N型晶体管N5a的栅极端。第二内部信号CKb可以输入到第六N型晶体管N6a的栅极端。反相的扫描使能信号nSE可以输入到第七N型晶体管N7a的栅极端。第五N型晶体管N5a至第七N型晶体管N7a可以串联连接以形成串联结构。例如，如图7A所示，第五N型晶体管N5a的漏极端可以连接到第三节点M3，并且第五N型晶体管N5a的源极端可以连接到第六N型晶体管N6a的漏极端。第六N型晶体管N6a的源极端可以连接到第七N型晶体管N7a的漏极端。第七N型晶体管N7a的源极端可以连接到接地节点。然而，本实施例不限于此，并且可以存在第五N型晶体管N5a至第七N型晶体管N7a串联连接的各种顺序。

如下文参考图13B和图14B所述，在根据本发明构思的示例实施例的触发器中，当时钟信号CK具有逻辑高电平时，第一内部信号DCK和第二内部信号CKb可以具有与数据信号D相同的逻辑电平。否则，如下文参考图13B和图14B所述，当时钟信号CK具有逻辑低电平时，第一内部信号DCK可以具有逻辑低电平，并且第二内部信号CKb可以具有逻辑高电平。例如，在AOI31逻辑电路220a-1中，可能不存在第一内部信号DCK具有逻辑高电平并且第二内部信号CKb具有逻辑低电平的情况。因此，即使当第八P型晶体管P8a的源极端没有连接到第二节点M2时，AOI31逻辑电路220a-1也可以正常操作。因此，第八P型晶体管P8a的源极端可以连接到单独的电源节点，从而增加触发器的整体布线自由度。

图7B是根据本发明构思的示例实施例的AOI31逻辑电路220a-2的电路图。参考图7B，AOI31逻辑电路220a-2可以包括上拉电路223-2和下拉电路224-2。

不同于图7A的AOI31逻辑电路220a-1，AOI31逻辑电路220a-2中的第八P型晶体管P8b的源极端可以公共连接到第六P型晶体管P6b和第七P型晶体管P7b的源极端连接到的第二节点M2。

此外，AOI31逻辑电路220a-2中的第六N型晶体管N6b的漏极端可以连接到输出内部输出信号Qm的第三节点M3，并且第六N型晶体管N6b的源极端可以连接到第四节点M4。第四N型晶体管N4b的漏极端可以连接到第四节点M4，并且第四N型晶体管N4b的源极端可以连接到接地节点。第五N型晶体管N5b和第七N型晶体管N7b可以串联连接以形成串联结构。该串联结构的一端可以连接到第四节点M4，并且该串联结构的另一端可以连接到接地节点。

如下文参考图13B和图14B所述，在根据本发明构思的示例实施例的触发器中，当时钟信号CK具有逻辑高电平时，第一内部信号DCK和第二内部信号CKb可以具有与数据信号D相同的逻辑电平。否则，如下文参考图13B和图14B所述，当时钟信号CK具有逻辑低电平时，第一内部信号DCK可以具有逻辑低电平，并且第二内部信号CKb可以具有逻辑高电平。即，在AOI31逻辑电路220a-2中，当第一内部信号DCK具有逻辑高电平时，第二内部信号CKb也可以具有逻辑高电平。

因此，即使当第四N型晶体管N4b的漏极端没有连接到第三节点M3而是连接到第四节点M4时，AOI31逻辑电路220a-2也可以正常操作。因此，第四N型晶体管N4b的漏极端可以选择性地连接到第三节点M3或第四节点M4，从而增加触发器的布线自由度。

图8是根据本发明构思的示例实施例的从锁存器300a的电路图。参考图8，从锁存器300a可以接收内部输出信号Qm和时钟信号CK作为输入，并输出最终信号Q。

从锁存器300a可以包括两输入与非门310a。与非门310a可以接收内部输出信号Qm和时钟信号CK作为输入，并输出第二内部信号CKb。当时钟信号CK具有特定的逻辑电平时，第二内部信号CKb可以具有与时钟信号CK的逻辑电平相反的逻辑电平。例如，当时钟信号CK具有逻辑低电平时，第二内部信号CKb可以具有逻辑高电平，而不管内部输出信号Qm如何。因此，即使在不包括时钟反相器的情况下，根据本发明构思的示例实施例的触发器也可以通过在时钟信号CK具有特定电平时将时钟信号CK反相来生成第二内部信号CKb。

从锁存器300a可以包括OAI21逻辑电路320。OAI21逻辑电路320可以包括或门321和与非门322。或门321可以接收时钟信号CK和通过将OAI21逻辑电路320的输出信号QN反相而得到的反相的信号Qi作为输入。与非门322可以接收或门321的输出信号和第二内部信号CKb作为输入，并输出输出信号QN。

从锁存器300a可以包括两个反相器，例如，第二反相器330和第三反相器340。第二反相器330可以接收输出信号QN，并向OAI21逻辑电路320提供通过将输出信号QN反相而得到的反相的信号Qi。第三反相器340可以接收输出信号QN，并输出通过将输出信号QN反相而得到的最终信号Q。

图9A是根据本发明构思的示例实施例的触发器10a-2的电路图。参考图9A，触发器10a-2还可以包括时钟缓冲器500。时钟缓冲器500可以包括两个反相器。时钟缓冲器500可以接收时钟信号CK并输出缓冲的时钟信号bCK。不同于图3所示的触发器10a，根据本发明构思的示例实施例的触发器10a-2可以接收缓冲的时钟信号bCK，而不是时钟信号CK。

与时钟信号CK相比，缓冲的时钟信号bCK可以具有某一缓冲延迟时间tb。如图2所示，集成电路100中包括的扫描触发器10-1、10-2和10-3中接收相对延迟的数据信号的触发器可以通过接收缓冲的时钟信号bCK来调整与其他触发器的数据锁存定时。

缓冲的时钟信号bCK的转换速率(slew rate)可以大于时钟信号CK的转换速率。因为数据信号根据有效边沿被锁存，所以转换速率越大，触发器的可靠性可以提高得越多。根据本发明构思的示例实施例，具有相对高的转换速率的缓冲的时钟信号bCK而不是时钟信号CK可以被应用于触发器，从而增加数据锁存的可靠性。

图9B是根据本发明构思的示例实施例的触发器10a-3的电路图。参考图9B，触发器10a-3可以包括从锁存器300a-2。不同于图3的从锁存器300a，从锁存器300a-2可以包括与门350和或非门360。与图3的与非门310a一样，与门350可以接收内部输出信号Qm和时钟信号CK。或非门360可以接收与门350的输出信号和复位信号RST。

当复位信号RST具有逻辑高电平时，或非门360的输出信号可以具有逻辑低电平，并且最终信号Q可以被复位到逻辑低电平。

当复位信号RST具有逻辑低电平时，或非门360可以作为反相器操作。因此，与门350和或非门360可以串联连接，以作为图3的与非门310a操作。

图9C是根据本发明构思的示例实施例的触发器10a-4的电路图。参考图9C，触发器10a-4可以包括第十二P型晶体管P12。从锁存器300a-3可以包括毛刺(glitch)保护电路370和反相器380。

内部输出信号Qm可以输入到第十二P型晶体管P12的栅极端，第十二P型晶体管P12的源极端可以连接到电源节点VDD，并且第十二P型晶体管P12的漏极端可以连接到第六节点M6。

参考图13B和图14B，当时钟信号CK具有逻辑高电平时，内部输出信号Qm可以具有与数据信号D反相的逻辑电平，并且第二内部信号CKb可以具有与数据信号D相同的逻辑电平。

参考图9C，当时钟信号CK具有逻辑高电平时，第八N型晶体管N8可以被导通，并且第五节点M5的第二内部信号CKb可以通过第六节点M6输入到第二N型晶体管N2的源极端。因为第二N型晶体管N2可以由时钟信号CK导通，所以从第二N型晶体管N2的源极端传送的第二内部信号CKb可以被施加到第一节点M1。当时钟信号CK具有逻辑高电平时，第二内部信号CKb可以具有与数据信号D相同的逻辑电平，因此，指示第一节点M1的信号的第一内部信号DCK可以具有与数据信号D相同的逻辑电平。

然而，当数据信号D具有逻辑高电平时，第六节点M6的逻辑电平可以比数据信号D的逻辑电平低第八N型晶体管N8的阈值电压。当第六节点M6的逻辑电平为低时，第一内部信号DCK的逻辑电平也可以为低，因此，在触发器10a-4的一般操作中可能出现错误。也就是说，可以通过第八N型晶体管N8的阈值电压向AOI31逻辑电路220a施加低电压，因此，触发器10a-4可以执行低电压操作。

当数据信号D具有逻辑高电平时，第十二P型晶体管P12可以导通，从而增加第六节点M6的逻辑电平。因此，第一内部信号DCK的逻辑电平也可以保持为逻辑高电平，因此，触发器10a-4的低电压操作可以被标准化。

毛刺保护电路370可以包括第十四P型晶体管P14、第十二N型晶体管N12和第十三N型晶体管N13。

如下文参考图13B和图14B所述，当时钟信号CK具有逻辑高电平时，第二内部信号CKb可以具有与数据信号D相同的逻辑电平。例如，当时钟信号CK具有逻辑高电平时，数据信号D可以被输入到第十四P型晶体管P14的栅极端。此外，当时钟信号CK具有逻辑高电平时，第八N型晶体管N8被导通，因此，数据信号D可以输入到第十二N型晶体管N12的栅极端。当时钟信号CK具有逻辑高电平时，第十三N型晶体管N13被导通，因此，毛刺保护电路370可以作为反相器操作，其中数据信号D被输入到第十二N型晶体管N12和第十四P型晶体管P14。

然而，当数据信号D具有逻辑高电平时，第六节点M6的逻辑电平可以比数据信号D的逻辑电平低第八N型晶体管N8的阈值电压。当第六节点M6的逻辑电平为低时，第十二N型晶体管N12可能不被导通，并且毛刺保护电路370可能不作为反相器操作。当毛刺保护电路370不作为反相器操作时，输出信号QN可能不同于数据信号D的反相值，因此，毛刺可能出现在最终信号Q中。

如上所述，因为当数据信号D具有逻辑高电平时第十二P型晶体管P12被导通，所以第六节点M6的逻辑电平可以增加。因此，第十二N型晶体管N12可以被正常导通，并且毛刺保护电路370可以作为反相器操作。也就是说，第十二P型晶体管P12可以向毛刺保护电路370提供稳定的逻辑高信号，从而防止最终信号Q中毛刺的发生。

例如，当时钟信号CK具有逻辑低电平时，第二内部信号CKb具有逻辑高电平，因此，第十三N型晶体管N13和第十四P型晶体管P14可以被截止。此外，因为当时钟信号CK具有逻辑低电平时反相器380被使能，所以当时钟信号CK具有逻辑低电平时，最终信号Q可以保持恒定值。

图10A是根据本发明构思的示例实施例的触发器10b的电路图。参考图10A，触发器10b可以包括主锁存器200b和从锁存器300b。

从锁存器300b可以包括与非门310b。与非门310b可以包括第九P型晶体管P9和第十P型晶体管P10以及第八N型晶体管N8和第九N型晶体管N9。

内部输出信号Qm可以输入到第九P型晶体管P9的栅极端，第九P型晶体管P9的源极端可以连接到电源节点VDD，并且第九P型晶体管P9的漏极端可以连接到第五节点M5。时钟信号CK可以输入到第十P型晶体管P10的栅极端，第十P型晶体管P10的源极端可以连接到电源节点VDD，并且第十P型晶体管P10的漏极端可以连接到第五节点M5。

时钟信号CK可以输入到第八N型晶体管N8的栅极端，第八N型晶体管N8的源极端可以连接到第六节点M6，并且第八N型晶体管N8的漏极端可以连接到第五节点M5。内部输出信号Qm可以输入到第九N型晶体管N9的栅极端，第九N型晶体管N9的源极端可以连接到接地节点，并且第九N型晶体管N9的漏极端可以连接到第六节点M6。

不同于图3的与非门310a，作为与非门310b的内部节点的第六节点M6的逻辑电平可以被反馈到主锁存器200b。

主锁存器200b可以包括延迟电路100b。不同于图3的延迟电路100a，延迟电路100b可以包括与非门130、电路部分140和反相器150。与非门130可以接收扫描使能信号SE和扫描输入信号SI，并且可以响应于时钟信号CK而被使能。与非门130的输出信号可以输出到第七节点M7。电路部分140可以包括多个晶体管，例如，第十一P型晶体管P11以及第十N型晶体管N10和第十一N型晶体管N11。第二内部信号CKb可以输入到第十一P型晶体管P11的栅极端，第十一P型晶体管P11的源极端可以连接到电源节点VDD，并且第十一P型晶体管P11的漏极端可以连接到第七节点M7。时钟信号CK可以被输入到第十N型晶体管N10的栅极端。第十一N型晶体管N11的栅极端可以连接到作为从锁存器300b的内部节点的第六节点M6。参考图13B和图14B，当时钟信号CK具有逻辑高电平时，第六节点M6可以具有与数据信号D相同的逻辑电平。此外，当时钟信号CK具有逻辑高电平时，第二内部信号CKb也可以具有与数据信号D相同的逻辑电平，因此，电路部分140可以作为反相器操作。因此，电路部分140可以输出数据信号D的反相值。结果，第一内部信号DCK可以具有与通过反相器150的数据信号D相同的逻辑电平。

图10B是根据本发明构思的示例实施例的触发器10b-2的电路图。参考图10b，不同于图10A的触发器10b，触发器10b-2还可以包括第十二P型晶体管P12。内部输出信号Qm可以输入到第十二P型晶体管P12的栅极端，第十二P型晶体管P12的源极端可以连接到电源节点VDD，并且第十二P型晶体管P12的漏极端可以连接到第六节点M6。

参考图13B和图14B，当时钟信号CK具有逻辑高电平时，内部输出信号Qm可以具有与数据信号D反相的逻辑电平，并且第二内部信号CKb可以具有与数据信号D相同的逻辑电平。

参考图10B，当时钟信号CK具有逻辑高电平时，第八N型晶体管N8可以被导通，并且第五节点M5的第二内部信号CKb可以通过第六节点M6输入到第十一N型晶体管N11的栅极端。然而，当数据信号D具有逻辑高电平时，第六节点M6的逻辑电平可以比数据信号D的逻辑电平低第八N型晶体管N8的阈值电压。当第六节点M6的逻辑电平为低时，第十一N型晶体管N11可以不被导通，并且电路部分140可以不作为反相器操作。

当数据信号D具有逻辑高电平时，第十二P型晶体管P12可以被导通，从而增加第六节点M6的逻辑电平。因此，第十一N型晶体管N11可以被正常导通，并且电路部分140可以作为反相器操作。也就是说，第十二P型晶体管P12可以向电路部分140提供稳定的逻辑高信号，使得电路部分140作为正常反相器操作。

图10C是根据本发明构思的示例实施例的触发器10b-3的电路图。参考图10C，触发器10b-3可以包括从锁存器300b-2，并且从锁存器300b-2可以包括由复位信号RST复位的与非门310b-2。与非门310b-2还可以包括复位晶体管，例如，第十三P型晶体管P13和第十二N型晶体管N12。

复位信号RST可以输入到第十三P型晶体管P13的栅极端，第十三P型晶体管P13的源极端可以连接到电源节点VDD，并且第十三P型晶体管P13的漏极端可以连接到第八节点M8。第九P型晶体管P9的源极端可以连接到第八节点M8，并且第九P型晶体管P9的漏极端可以连接到第五节点M5。第十P型晶体管P10的源极端可以连接到第八节点M8，并且第十P型晶体管P10的漏极端可以连接到第五节点M5。当复位信号RST具有逻辑高电平时，第十三P型晶体管P13被截止，因此，不管分别施加到第九P型晶体管P9和第十P型晶体管P10的栅极端的信号如何，第五节点M5都不会被上拉。当复位信号RST具有逻辑低电平时，与非门310b-2的上拉电路可以与图10A和图10B的与非门310b的上拉电路基本相同地操作。

复位信号RST可以输入到第十二N型晶体管N12的栅极端。当复位信号RST具有逻辑高电平时，第五节点M5被导通的第十二N型晶体管N12放电，因此，第二内部信号CKb可以具有逻辑低电平。当第二内部信号CKb具有逻辑低电平时，通过OAI21逻辑电路320，最终信号Q具有逻辑低电平，因此，触发器10b-3可以被复位。当复位信号RST具有逻辑低电平时，与非门310b-2的下拉电路可以与图10A和图10B的与非门310b的下拉电路相同地操作。

图10D是根据本发明构思的示例实施例的触发器10b-4的电路图。参考图10D，触发器10b-4可以包括从锁存器300b-3，并且从锁存器300b-3可以包括毛刺保护电路370和反相器380。

毛刺保护电路370可以包括第十四P型晶体管P14、第十二N型晶体管N12和第十三N型晶体管N13。

如下文参考图13B和图14B所述，当时钟信号CK具有逻辑高电平时，第二内部信号CKb可以具有与数据信号D相同的逻辑电平。例如，当时钟信号CK具有逻辑高电平时，数据信号D可以被输入到第十四P型晶体管P14的栅极端。此外，当时钟信号CK具有逻辑高电平时，第八N型晶体管N8被导通，因此，数据信号D可以输入到第十二N型晶体管N12的栅极端。当时钟信号CK具有逻辑高电平时，第十三N型晶体管N13被导通，因此，毛刺保护电路370可以作为反相器操作，其中数据信号D被输入到第十二N型晶体管N12和第十四P型晶体管P14。

然而，当数据信号D具有逻辑高电平时，第六节点M6的逻辑电平可以比数据信号D的逻辑电平低第八N型晶体管N8的阈值电压。当第六节点M6的逻辑电平为低时，第十二N型晶体管N12可能不被导通，并且毛刺保护电路370可能不作为反相器操作。当毛刺保护电路370不作为反相器操作时，输出信号QN可能不同于数据信号D的反相值，因此，毛刺可能出现在最终信号Q中。

如上参考图10B所述，当数据信号D具有逻辑高电平时，第十二P型晶体管P12可以被导通，从而增加第六节点M6的逻辑电平。因此，第十二N型晶体管N12可以被正常导通，并且毛刺保护电路370可以作为反相器操作。也就是说，第十二P型晶体管P12可以向毛刺保护电路370提供稳定的逻辑高信号，从而防止最终信号Q中毛刺的发生。

例如，当时钟信号CK具有逻辑低电平时，第二内部信号CKb具有逻辑高电平，因此，第十三N型晶体管N13和第十四P型晶体管P14可以被截止。此外，因为当时钟信号CK具有逻辑低电平时反相器380被使能，所以当时钟信号CK具有逻辑低电平时，最终信号Q可以保持恒定值。

图10E是根据本发明构思的示例实施例的触发器10b-5的电路图。参考图10E，触发器10b-5可以包括从锁存器300b-4，并且从锁存器300b-4可以包括由复位信号RST复位的与非门310b-2，与非门310b-2在上面参考图10C描述。与非门310b-2还可以包括复位晶体管，例如，第十三P型晶体管P13和第十四N型晶体管N14。

图10E包括毛刺保护电路370和上面参考图10D描述的第十二P型晶体管P12，因此，可以防止最终信号Q中出现毛刺。此外，图10E包括上面参考图10C描述的与非门310b-2，因此，响应于复位信号RST，最终信号Q可以被复位。

图11是根据本发明构思的示例实施例的触发器10d的电路图。参考图11，触发器10d可以包括时钟反相器600。时钟反相器600可以接收时钟信号CK并输出反相的时钟信号nCK。触发器10d可以包括主锁存器200d和从锁存器300d，并且主锁存器200d可以包括延迟电路100d。

不同于图3的延迟电路100a，延迟电路100d可以包括第一OAI21逻辑电路110d和第二OAI21逻辑电路120d。第一OAI21逻辑电路110d可以包括或门111d和与非门112d。或门111d可以接收扫描输入信号SI和反相的扫描使能信号nSE。与非门112d可以接收或门111d的输出信号和反相的时钟信号nCK，并输出中间信号F。第二OAI21逻辑电路120d可以包括或门121d和与非门122d。或门121d可以接收内部输出信号Qm和反相的时钟信号nCK。与非门122可以接收或门121的输出信号和中间信号，并输出第一内部信号DCK。

不同于图3的主锁存器200a，主锁存器200d可以包括OAI31逻辑电路220d。OAI31逻辑电路220d可以包括或门221d和与非门222d。或门221d可以接收第二内部信号CKb、扫描使能信号SE和数据信号D。与非门222可以接收或门221的输出信号和第一内部信号DCK，并输出内部输出信号Qm。

不同于图3的从锁存器300a，从锁存器300d可以包括或非门310d，或非门310d输出第二内部信号CKb。或非门310d可以接收反相的时钟信号nCK和内部输出信号Qm，并输出第二内部信号CKb。不同于图3的从锁存器300a，从锁存器300d可以包括AOI21逻辑电路320d。AOI21逻辑电路320d可以包括与门321d和或非门322d。与门321d可以接收反相的时钟信号nCK和反相的信号Qi。或非门322d可以接收与门321d的输出信号和第二内部信号CKb，并输出输出信号QN。第三反相器340可以接收输出信号QN，并通过将输出信号QN反相来来输出最终信号Q。

图12A是根据本发明构思的示例实施例的触发器10d-2的电路图。例如，图12A示出了触发器10d-2使用反相的时钟信号nCK。上面参考图1至图6、7A、7B、8、9A至9C、10A至10E和11进行的描述中可以在要参考图12A进行的描述中省略。参考图12A，触发器10d-2可以包括主锁存器200d-2和从锁存器300d-2。

主锁存器200d-2可以包括延迟电路100d-2。不同于图11的延迟电路100d，延迟电路100d-2可以包括或非门130d、电路部分140d和反相器150d。或非门130d可以接收反相的扫描使能信号nSE和扫描输入信号SI，并且可以响应于反相的时钟信号nCK和第二内部信号CKb而被使能。或非门130d的输出信号可以输出到第一节点M1d。电路部分140d可以包括多个晶体管，例如，第一P型晶体管P1d和第二P型晶体管P2d以及第一N型晶体管N1d。第二内部信号CKb可以输入到第一N型晶体管N1d的栅极端，第一N型晶体管N1d的源极端可以连接到接地节点，并且第一N型晶体管N1d的漏极端可以连接到第一节点M1d。反相的时钟信号nCK可以输入到第一P型晶体管P1d的栅极端。第二P型晶体管P2d的栅极端可以连接到作为从锁存器300d-2的内部节点的第二节点M2d，使得第二节点M2d的毛刺保护信号GP被施加到第二P型晶体管P2d的栅极端。当反相的时钟信号nCK具有逻辑高电平时，第三N型晶体管N3d可以使第二内部信号CKb具有逻辑低电平。在正常操作模式下，反相的扫描使能信号nSE具有逻辑高电平，并且扫描输入信号具有逻辑低电平。因此，第一节点M1d具有逻辑低电平，并且第一内部信号DCK具有逻辑高电平。通过OAI31逻辑电路220d，内部输出信号Qm具有与反相的数据信号/D相同的逻辑电平。第二节点M2d的毛刺保护信号GP具有与内部输出信号Qm的反相的逻辑电平相同的逻辑电平。例如，毛刺保护信号GP的逻辑电平可以与数据信号D的逻辑电平相同。此外，当反相的时钟信号nCK具有逻辑低电平时，随着第三P型晶体管P3d被导通，第二内部信号CKb可以具有与数据信号D相同的逻辑电平。因此，电路部分140d可以作为反相器操作。例如，电路部分140d可以输出数据信号D的反相值。结果，通过延迟电路100d-2，第一内部信号DCK可以具有与数据信号D相同的逻辑电平。

从锁存器300d-2可以包括或非门310d、毛刺保护电路350d和第五N型晶体管N5d。内部输出信号Qm可以输入到第五N型晶体管N5d的栅极端，第五N型晶体管N5d的源极端可以连接到接地节点，并且第五N型晶体管N5d的漏极端可以连接到第二节点M2d。

当反相的时钟信号nCK具有逻辑高电平时，第二内部信号CKb可以通过第三N型晶体管N3d具有逻辑低电平。当第二内部信号CKb具有逻辑低电平时，在正常操作模式下(例如，SE＝0)，内部输出信号Qm可以通过OAI31逻辑电路220d具有数据信号D的反相的逻辑电平。例如，当反相的时钟信号nCK具有逻辑高电平时，数据信号D的反相的逻辑电平可以被锁存到内部输出信号Qm。

当反相的时钟信号nCK转变为逻辑低电平时，或非门310d可以作为接收内部输出信号Qm作为输入的反相器操作。因此，第二内部信号CKb可以具有与数据信号D相同的逻辑电平。例如，当反相的时钟信号nCK具有逻辑低电平时，通过被导通的第三P型晶体管P3d，第二节点M2d可以具有与第三节点M3d相同的逻辑电平。例如，当反相的时钟信号nCK具有逻辑低电平时，第二节点M2d可以具有与数据信号D相同的逻辑电平。

当数据信号D具有逻辑低电平时，第二节点M2d的逻辑电平可以比数据信号D的逻辑电平大第三P型晶体管P3d的阈值电压。当第二节点M2d的逻辑电平为高时，第二P型晶体管P2d可能不被导通，并且电路部分140d可能不作为反相器操作。

当反相的时钟信号nCK具有逻辑低电平并且数据信号D具有逻辑低电平(例如，内部输出信号Qm具有逻辑高电平)时，根据本发明构思的示例实施例的第五N型晶体管N5d被导通，因此，第二节点M2d的逻辑电平可以降低。因此，第二P型晶体管P2d可以被正常导通，并且电路部分140d可以作为反相器操作。例如，第五N型晶体管N5d可以向电路部分140d提供稳定的逻辑低信号，使得电路部分140d作为正常反相器操作。

毛刺保护电路350d可以包括第四N型晶体管N4d、第五P型晶体管P5d和第六P型晶体管P6d。

当时钟信号CK具有逻辑高电平时，第二内部信号CKb可以具有与数据信号D相同的逻辑电平，因此，毛刺保护电路350d可以作为接收数据信号D的反相器操作。

然而，当数据信号D具有逻辑低电平时，第二节点M2d的逻辑电平可以比数据信号D的逻辑电平大第三P型晶体管P3d的阈值电压。当第二节点M2d的逻辑电平为高时，第六P型晶体管P6d可能不被导通，并且毛刺保护电路350d可能不作为反相器操作。当毛刺保护电路350d不作为反相器操作时，输出信号QN可能不同于数据信号D的反相值，因此在最终信号Q中可能出现毛刺。

如上所述，当数据信号D具有逻辑低电平时，第五N型晶体管N5d被导通，因此，第二节点M2d的逻辑电平可以降低。因此，第六P型晶体管P6d可以被正常导通，并且毛刺保护电路350d可以作为反相器操作。例如，第五N型晶体管N5d可以向毛刺保护电路350d提供稳定的逻辑低信号，使得防止最终信号Q中毛刺的发生。

图12B是根据本发明构思的示例实施例的触发器10d-3的电路图。参考图12B中，触发器10d-3可以包括第一或非门150d-2和第二或非门330d-2。

第一或非门150d-2可以接收电路部分140d的输出信号和复位信号RST，并输出第一内部信号DCK。当复位信号RST具有逻辑高电平时，内部输出信号Qm可以被复位到逻辑高电平。

第二或非门330d-2可以接收输出信号QN和复位信号RST，并输出反相的输出信号Qi。当复位信号RST具有逻辑高电平时，最终信号Q可以被复位到逻辑低电平。

图13A和13B是用于描述根据本发明构思的示例实施例的触发器10a的正常操作模式的电路图。例如，图13A示出了当时钟信号CK具有逻辑低电平时触发器10a的正常操作模式。更具体地，图13A示出了在时钟信号CK转变到逻辑高电平之后的预定的建立时间内第一数据信号D1被施加到与门221的情况。图13B示出了当时钟信号CK具有逻辑高电平时触发器10a的正常操作模式。更具体地，图13B示出了在该预定的建立时间之后第二数据信号D2被施加到与门221的情况。因此，第二数据信号D2可能不会被传送到最终信号。

参考图13A和图13B，当扫描使能信号SE具有逻辑低电平时，触发器10a可以在正常操作模式下操作。假设时钟信号CK从逻辑低电平转变到逻辑高电平。例如，假设在图13A中，当时钟信号CK具有逻辑低电平时，第一数据信号D1被施加到主锁存器200a，并且假设在图13B中，当时钟信号CK具有逻辑高电平时，第二数据信号D2被施加到主锁存器200a。例如，假设在从时钟信号CK转变到逻辑高电平的时间点起经过建立时间之后，第二数据信号D2被施加到主锁存器200a。这里，时钟信号CK的逻辑低电平可以表示为0，并且时钟信号CK的逻辑高电平可以表示为1。

参考图13A，当时钟信号CK具有逻辑低电平时，第一内部信号DCK可以通过延迟电路100a具有逻辑低电平。第一内部信号DCK可以从时钟信号CK转变(例如从第一逻辑电平转变到第二逻辑电平)的时间点延迟延迟时间td。

参考图13A，当时钟信号CK具有逻辑低电平时，第二内部信号CKb可以通过与非门310a具有逻辑高电平。

因为第一内部信号DCK具有逻辑低电平，并且第二内部信号CKb具有逻辑高电平，所以AOI31逻辑电路220a可以作为反相器(其接收第一数据信号D1)操作，并且通过将第一数据信号D1反相来输出内部输出信号Qm。例如，当第一内部信号DCK保持逻辑低电平时，主锁存器200a可以接收第一数据信号D1并输出反相的第一数据信号D1N作为内部输出信号Qm。

参考图13A，当时钟信号CK具有逻辑低电平时，第二内部信号CKb具有逻辑高电平，因此，OAI21逻辑电路320可以作为接收反相的信号Qi的反相器操作。例如，当时钟信号CK具有逻辑低电平时，从锁存器300a可以保持现有的(或，先前的)最终信号Q-。

总之，当时钟信号CK具有逻辑低电平时，主锁存器200a可以输出反相的第一数据信号D1N作为内部输出信号Qm，并且从锁存器300a可以保持现有的最终信号Q-。

参考图13B，当时钟信号CK具有逻辑高电平时，第二AOI21逻辑电路120可以作为反相器(其接收内部输出信号Qm)操作。

当时钟信号CK转变为逻辑高电平时，内部输出信号Qm与反相的第一数据信号D1N相同，因此，第一内部信号DCK可以与第一数据信号D1相同。根据本发明构思的示例实施例，第一内部信号DCK保持逻辑低电平的时间段可以比时钟信号CK保持逻辑低电平的时间段长一延迟时间。因此，尽管时钟信号CK转变为逻辑高电平，但是第一内部信号DCK在延迟时间内可以具有逻辑低电平。

参考图13B，当时钟信号CK具有逻辑高电平时，与非门310a可以作为反相器操作。当时钟信号CK转变为逻辑高电平时，内部输出信号Qm与反相的第一数据信号D1N相同，因此，通过与非门310a，第二内部信号CKb可以与第一数据信号D1相同。尽管时钟信号CK转变到逻辑高电平，但是第一内部信号DCK在延迟时间内保持逻辑低电平，因此当施加到与门221的数据信号在预定的建立时间内被改变时，内部输出信号Qm可以具有与改变的数据信号的反相值相同的值。

AOI31逻辑电路220a可以作为包括与门221和或非门222的逻辑电路操作，与门221接收第一数据信号D1和第二数据信号D2，或非门222接收与门221的输出值和第一内部信号DCK。例如，作为AOI31逻辑电路220a的输出值的内部输出信号Qm可以是由等式1表示的反相的第一数据信号D1N。

[等式1]

Qm＝/(D1D2+D1)＝D1N

例如，当时钟信号CK具有逻辑高电平时，主锁存器200a可以保持第一数据信号D1作为内部输出信号Qm。

参考图13B，当时钟信号CK具有逻辑高电平时，OAI21逻辑电路320可以作为反相器(其接收第二内部信号CKb)操作。因此，输出信号QN可以是反相的第一数据信号D1N。第三反相器340接收输出信号QN，并输出输出信号QN的反相值作为最终信号Q，因此，最终信号Q可以是第一数据信号D1。

例如，当时钟信号CK具有逻辑高电平时，从锁存器300a可以输出当时钟信号CK具有逻辑低电平时输入到主锁存器200a的第一数据信号D1作为最终信号Q。

图14A和14B是用于描述根据本发明构思的示例实施例的触发器10b的正常操作模式的电路图。例如，图14A示出了当时钟信号CK具有逻辑低电平时触发器10b的正常操作模式。图14B示出了当时钟信号CK具有逻辑高电平时触发器10b的正常操作模式。虽然图14A和14B示出了图10A的触发器10b，参考图14A和14B进行的描述也可以应用于图10B至图10E的触发器10b-2至10b-5。

参考图14A和图14B，当扫描使能信号SE具有逻辑低电平时，触发器10b可以以正常操作模式操作。假设时钟信号CK从逻辑低电平转变到逻辑高电平。假设在图14A中当时钟信号CK具有逻辑低电平时，第一数据信号D1被施加到主锁存器200b，并且假设在图14B中当时钟信号CK具有逻辑高电平时，第二数据信号D2被施加到主锁存器200b。

与图13A的触发器10a一样，当时钟信号CK具有逻辑低电平时，第一内部信号DCK可以具有逻辑低电平，内部输出信号Qm可以具有与反相的第一数据信号D1N相同的逻辑电平，第二内部信号CKb可以具有逻辑高电平，并且最终信号Q可以保持先前的最终信号Q-。

与图13B的触发器10a一样，当时钟信号CK具有逻辑高电平时，第一内部信号DCK可以具有与第一数据信号D1相同的逻辑电平，内部输出信号Qm可以具有与反相的第一数据信号D1N相同的逻辑电平，第二内部信号CKb可以具有与第一数据信号D1相同的逻辑电平，并且最终信号Q可以具有与第一数据信号D1相同的逻辑电平。

图15是根据本发明构思的示例实施例的触发器的时序图。图15的时序图可以用来描述上面分别参考图1至3、9A至9C和10A至10E描述的触发器10、10-1、10-2、10-3、10a、10a-2、10a-3、10a-4、10b、10b-2、10b-3、10b-4和10b-5中的至少一个的操作。时钟信号CK可以在第一时间点t1从逻辑低电平转变到逻辑高电平。第一内部信号DCK可以保持逻辑低电平，直到从第一时间点t1延迟了延迟时间td的第三时间点t3。例如，当数据信号D在第二时间点t2从逻辑低电平转变到逻辑高电平时，内部输出信号Qm可以在第二时间点t2改变到逻辑低电平，并且最终信号Q可以在第二时间点t2改变到逻辑高电平。例如，当数据信号D在第四时间点t4从逻辑高电平转变到逻辑低电平时，内部输出信号Qm和最终信号Q的逻辑电平可以不改变。在第三时间点t3之前的数据信号D可以被称为图13A和13B的第一数据信号D1，并且在第三时间点t3之后的数据信号D可以被称为图13A和13B的第二数据信号D2。延迟时间td可以是例如当时钟信号CK转变到逻辑高电平时内部输出信号Qm通过图1的延迟电路100时发生的延迟。虽然时钟信号CK被描述为示例，但是通过修改图15的时序图的一部分，图15的时序图也可以应用于图9A的缓冲的时钟信号bCK。因此，图9A所示的触发器10a-2中的至少一个的操作可以参考图15来描述。

在从第一时间点t1起经过建立时间ts之后，数据信号D可以转变为逻辑高电平。根据本发明构思的示例实施例，建立时间ts可以小于延迟时间td。当第一内部信号DCK保持逻辑低电平时，数据信号D可以反映在内部输出信号Qm上。因此，即使在时钟信号CK转变到逻辑高电平之后，当数据信号D在建立时间ts内改变时，改变的数据信号D可以反映在最终信号Q上。

例如，参考图15，当在从时钟信号CK转变为逻辑高电平的第一时间点t1开始的建立时间ts内数据信号D从逻辑低电平改变为逻辑高电平时，改变的数据信号D(即，“1”)可以反映在内部输出信号Qm和最终信号Q上。

图16是根据示例实施例的触发器的时序图。图16的时序图可以用来描述上面分别参考图1、2、11、12A和12B描述的触发器10、10-1、10-2、10-3、10d、10d-2和10d-3中的至少一个的操作。时钟信号CK可以在第一时间点t1从逻辑低电平转变到逻辑高电平。第一内部信号DCK可以保持逻辑高电平，直到从第一时间点t1延迟了延迟时间td的第三时间点t3。例如，当数据信号D在第二时间点t2从逻辑高电平转变到逻辑低电平时，内部输出信号Qm可以在第二时间点t2改变到逻辑高电平，并且最终信号Q可以在第二时间点t2改变到逻辑低电平。例如，当数据信号D在第四时间点t4从逻辑低电平转变到逻辑高电平时，内部输出信号Qm和最终信号Q的逻辑电平可以不改变。建立时间ts可以小于延迟时间td。当第一内部信号DCK保持逻辑高电平时，数据信号D可以反映在内部输出信号Qm上。因此，即使在时钟信号CK转变到逻辑高电平之后，当数据信号D在建立时间ts内改变时，改变的数据信号D(即，“0”)可以反映在最终信号Q上。

虽然时钟信号CK被描述为示例，但是通过修改图16的时序图的一部分，图16的时序图也可以应用于图12A和12B的反相的时钟信号nCK。因此，图12A和图12B中所示的触发器10d、10d-2和10d-3中的至少一个的操作可以参考图16来描述。

在示例实施例中，根据本发明构思的示例实施例的触发器可以包括延迟电路，以执行具有负建立时间的数据信号D的锁存操作。建立时间ts越短，时钟信号CK的最大频率越大，因此，根据本发明构思的示例实施例的触发器可以提供改进的时钟频率。

虽然已经参考本发明构思的本公开的示例实施例具体示出和描述了本发明的公开内容，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。