相变存储器设备编程的方法、相变存储器设备和电子系统
阅读说明：本技术 相变存储器设备编程的方法、相变存储器设备和电子系统 (Method of programming phase change memory device, and electronic system ) 是由 F·E·C·迪塞格尼 M·F·佩罗尼 C·托尔蒂 于 2020-10-28 设计创作，主要内容包括：本公开的实施例涉及相变存储器设备编程的方法、相变存储器设备和电子系统。用于对差分型相变存储器设备编程的实施例方法包括,在第一时间间隔内,借助设置和重置之间的电流对属于第一编程驱动器的直接存储器单元或相应互补存储器单元编程；并且,在相同的第一时间间隔内,借助设置和重置之间相同的电流对第二编程驱动器的直接存储器单元或相应互补存储器单元编程。方法还包括,在第二时间间隔内,借助设置和重置之间的另一电流对属于第一编程驱动器的另一直接存储器单元或相应互补存储器单元编程；并且,在同样的第二时间间隔内,借助设置和重置之间相同的另一电流对第二编程驱动器的另一直接存储器单元或相应互补存储器单元编程。(Embodiments of the present disclosure relate to a method of programming a phase change memory device, and an electronic system. An embodiment method for programming a differential phase change memory device includes, during a first time interval, programming a direct memory cell or a corresponding complementary memory cell belonging to a first program driver with a current between set and reset; and, in the same first time interval, programming the direct memory cells or the corresponding complementary memory cells of the second programming driver with the same current between set and reset. The method further comprises, during a second time interval, programming another direct memory cell or a corresponding complementary memory cell belonging to the first programming driver with another current between set and reset; and, in a same second time interval, programming another direct memory cell or a corresponding complementary memory cell of the second programming driver with another current which is the same between set and reset.)
相关申请的交叉引用
本申请要求于2019年10月29日提交的申请号为102019000019976的意大利申请的权益，该申请的内容在此通过引用并入本文。
技术领域
本发明涉及用于对差分型相变存储器设备进行编程的方法、相变存储器设备和包括相变存储器设备的电子系统。
背景技术
相变非易失性存储器(所谓的“相变存储器”PCM)是已知的，其中，为了储存信息，利用了具有在具有不同电特性的相之间切换特性的材料的特征。例如，这些材料可以在非晶、无序相和有序晶相或多晶相之间切换，并且这两个相与的电阻率的值得考虑的差值相关联，并且因此与存储数据的不同值相关联。例如，称为硫族化物或硫族材料的元素周期表的第VI族元素(诸如碲(Te)、硒(Se)或锑(Sb))，有利地可用于形成相变存储器单元。相变是通过与硫族材料的相应的区域接触布置的电阻性电极(通常称为加热器)局部地提高硫族材料单元的温度而获得的。选择设备(例如MOSFET晶体管)被连接到加热器，并且使得编程电流通过相应的加热器(电流脉冲称为“设置”和“重置”，具有相应的值，取决于要生成的相变)；该电流由于焦耳效应生成相变所需的温度。在读取期间，通过施加足够低的电压以免引起明显的发热来检测硫族材料的状态，然后读取在单元中流动的电流的值。由于电流与硫族材料的导电性成比例，因此可能的是确定材料处于哪种状态中，并且从而得到存储在存储器单元中的数据。
发明内容
以本身已知的方式，非易失性存储器包括以行(“字线”)和列(“位线”)布置的存储器单元的阵列；每个存储器单元(在PCM存储器的情况下)由相变存储元件和选择器晶体管串联连接形成。列解码器和行解码器允许基于在输入处接收的地址逻辑信号，以及基于或多或少复杂的解码方案来选择有时会进行寻址的存储器单元，并且特别是其字线和位线。
列解码器包括：多个模拟选择开关(由晶体管形成)，在相应的控制端子接收地址信号；选择开关，根据树状结构分层级布置，并且它们在每个层级中的数目与存储器阵列的布置和大小关联。当选择开关被启用时，根据将要实现的操作，允许所选择的位线被设置到所限定的电压和/或电流值；特别地，电流路径在编程级或读取级与所选择的位线之间被创建。该电流路径由一定数目的选择开关的串联限定。
以本身已知的方式，感测放大器执行存储在存储器单元中的数据的读取，将在所选择的存储器单元(也称为“直接单元”)中流动的电流(或与其相关的电量)与在互补单元中流动的参考电流进行比较(所谓的“双端”读取)。显然，编程步骤也需要预见逻辑数据在直接存储器单元和互补存储器单元二者中的写入。例如，在互补单元中写入的位(例如逻辑“0”)与重置状态或脉冲相关联，而同样的位(例如逻辑“0”)借助于设置脉冲而被写入直接单元中。因此每个位的写入操作包括直接单元和其互补单元二者的写入，以使能随后的读取步骤。这种类型的存储器被称为差分存储器。
为了加速编程(写入)操作，已知将要并行写入更多位，根据将要发送的脉冲类型(重置或设置)，并且通过单元类型(直接或互补)来并行编程存储器单元。例如，直接单元被访问并且将要被编程为“0”的直接单元与数据“0”同时被编程；然后，保持对直接单元的访问处于活激活状态，将要被编程为“1”的直接单元与数据“1”同时被编程。针对互补单元是类似的。
显然这种类型的方式具有一些缺点。
事实上，为了写入单个直接单元，必须的是预选择将要被写入的位的类型(“1”或“0”)，然后生成对应的电流脉冲(设置或重置)。然后执行与其互补单元相关的对应的电流脉冲(设置或重置)的生成。然后，执行随后的直接单元的选择，预选择将要被写入的位的类型(“1”或“0”)，然后生成对应的电流脉冲(设置或重置)。然后，执行其互补单元的编程。以此类推，直到所有存储器单元的编程组成将要被写入的字。
用于分别将单元编程为设置和重置状态的脉冲彼此具有不同的形状；因此，对于将要被编程的每个直接单元和其互补单元，电流生成器需要被(重新)配置以便生成正确的脉冲，电流生成器具有其随之生成的时间延迟和电路装置的应力。
本发明的目标是提供用于对相变存储器设备编程的方法和相变存储器设备，其允许全部或部分地克服与上述已知类型的PCM存储器设备相关联的缺陷，并且关于直接和互补存储器单元的编程操作进行优化。本发明的目标还是提供包括相变存储器设备的电子系统。
根据本发明，如所附权利要求中所定义的，因此提供了用于对相变存储器设备进行编程的方法、相变存储器设备和包括相变存储器设备的电子系统。
附图说明
为了更好地理解本发明，现在仅通过非限制性示例并参考附图，描述其优选实施例，其中：
图1A至图1C示出了相变存储器的相应的部分，限于对本发明的理解有用的部分；
图2图示了根据本发明的方面的、在图1A至图1C的非易失性存储器设备中发生的逻辑字写入期间的时序图；
图3A至图3C以及图4A至图4C图示了根据本发明的对相变存储器进行编程的示例；并且
图5是在本发明的实施例中包含非易失性存储器设备的电子系统的简化的框图。
具体实施方式
在图1A中示意性地示出了非易失性存储器设备(特别是相变类型的存储器(PCM))的一部分，并且全部用附图标记1指示，图1A示出的该部分仅限于对理解本发明必要的部分。
特别地，存储器设备1包括第i编程驱动器7(PGL[i]；即i＝0时为PGL[0])，其具有输出7a，输出7a借助相应的选择器4a、4b、5a和5b(这里示例性地为p-MOS型MOSFET)电耦合到多条主位线；特别地，编程驱动器7被连接到：
主位线MBLd<0>，第一直接存储器单元3a通过选择器4a连接到该主位线，
主位线MBLc<0>，第一互补存储器单元3b(存储与相应的单元3a中写入的数据的互补的数据)通过选择器4b连接到该主位线，
主位线MBLd<1>，第二直接存储器单元6a通过选择器5a连接到该主位线，以及
主位线MBLc<1>，第二互补存储器单元6b(存储与相应的单元6a中写入的数据的互补的数据)通过选择器5b连接到该主位线，
编程驱动器7形成了存储器设备1的编程级。
通过由p-MOS YNd、YNc(本身不是本发明的主题)形成的解码块27，针对读取，主位线MBLd<0>、MBLc<0>属于相同的读取级或感测放大器26’(SA[0])，而针对读取，主位线MBLd<1>、MBLc<1>属于相同的读取级或感测放大器26”(SA[1])。图1A仅定性地图示了列27的解码至主位线MBL<>的连接；实际实现方式(连接类型、用于解码的电路的布置等)要根据具体情况选择，并且这里不作为本发明的主题详细表示，而且也不必须被理解。
以本身已知的方式，每个感测放大器26’、26”执行存储在存储器单元3a中的数据的读取，将在所选择的存储器单元3a中流动的电流(或与其相关的电量)与在所选择的相应的互补单元3b中流动的参考电流进行比较(所谓的“双端”读取)。
显然，通常并且如在图1B中所图示的，位线MBL<>的数目比在图1A中所图示的要多，例如四条直接主位线MBLd<0-4>和四条对应的互补主位线MBLc<0-4>可以属于相同的感测放大器SA<>。
此外，要注意的是每个编程驱动器7与属于多个感测放大器SA[0-3]的主位线MBL<>相关联，并且每个编程驱动器7被配置为对属于多个感测放大器SA[0-3]的主位线MBL<>进行编程。
此外，要注意的是，如图1C所示，在PCM存储器中，通常存在于图1B中所图示的类型的多个结构，其中多个(j个)编程驱动器PGL[0-j]与属于相应的多个感测放大器SA[]的主位线MBL<>相关联，并且多个(j个)编程驱动器PGL[0-j]被配置为对属于相应的多个感测放大器SA[]的主位线MBL<>进行编程。j的值等于或大于1。
再次参考图1A，存储器设备1还包括存储器阵列2，包括：
第一直接存储器单元3a，借助于相应的本地字线WL<0>、WL<1>、…、WL<255>和本地位线BLd’<0>、…、BLd’<32>可选择；
第一互补存储器单元3b，借助于本地字线WL<0>、WL<1>、…、WL<255>和相应的本地位线BLc’<0>、…、BLc’<32>可选择；
第二直接存储器单元6a，借助于相应的本地字线WL<0>、WL<1>、…、WL<255>和本地位线BLd”<0>、…、BLd”<32>可选择；以及
第二互补存储器单元6b，借助于本地字线WL<0>、WL<1>、…、WL<255>和相应的本地位线BLc”<0>、…、BLc”<32>可选择。
在图1A中，属于直接单元的本地位线用下标“d”(BLd<>)标识，而属于互补单元的本地位线用下标“c”(BLc<>)标识。
以本身已知的方式，第一互补存储器单元3b在数目和制造特征上对应于第一直接存储器单元3a。针对直接存储器单元6a和互补存储器单元6b是类似的。在使用中，互补存储器单元3b和6b分别存储与直接存储器单元3a和6a的逻辑数据互补的逻辑数据。第一互补存储器单元3b在第一直接存储器单元3a的“双端”读取期间被访问，以通过与存储在相应的第一互补存储器单元3b中的逻辑数据进行比较来读取存储在第一直接存储器单元3a中的逻辑数据。针对第二直接存储器单元6a和互补存储器单元6b的读取是类似的。
为了使本说明书更清楚，第一直接存储器单元3a形成第一存储器部分2a’；第一互补存储器单元3b形成第二存储器部分2b’；第二直接存储器单元6a形成第三存储器部分2a”；并且第二互补存储器部分6b形成第四存储器部分2b”。因此，第一存储器部分2a”和第二存储器部分2b”以直接和互补的形式存储通用逻辑信息(位)；并且第三存储器部分2a”和第四存储器部分2b”以直接和互补的形式存储相应的通用逻辑信息(位)。
第一存储器部分2a’的本地位线BLd’<0>-BLd’<32>被连接到主位线MBLd<0>；第二存储器部分2b’的本地位线BLc’<0>-BLc’<32>被连接到主位线MBLc<0>；第三存储器部分2a”的本地位线BLd”<0>-BLd”<32>被连接到主位线MBLd<1>；并且第四存储器部分2b”的本地位线BLc”<0>-BLc”<32>被连接到主位线MBLc<1>。
存储器单元3a、3b、6a、6b彼此相同、并且包括相变元件和选择器元件，相变元件和选择器元件操作地与存储器单元耦合(未详细示出)。相变元件包括相变材料(例如硫族化物)，并且因此能够以与由相变材料假设的不同相相关联的电阻水平的形式存储数据(因此其作为具有可变电阻的电阻器操作)。选择器元件例如是MOS晶体管，该MOS晶体管具有连接到相应的字线WL<>的栅极、连接到相变元件的第一导电端子和连接到参考电位(例如接地)的第二导电端子。选择器元件可以是可控制的，以便在被选择时(即，由耦合到的相应的本地字线WL<>的信号接通)，允许在对该相变元件中的逻辑数据进行写入/读取操作期间，通过该相变元件的写入/读取电流。。
非易失性存储器设备1还包括行解码器(这里未详细示出)和列译码器(这里未示出)，该行译码器适用于选择与存储器单元3a、3b、6a、6b对应的有时寻址的本地字线WL<>，该列译码器适用于选择要被寻址的存储器单元3a、3b、6a、6b的位线。给定阵列结构，本地字线WL<>和本地位线BLd,c<>的激活允许唯一地选择一个且仅一个存储器单元3a、3b、6a、6b。
在写入中，选择器4a、4b、5a、5b根据访问相应的主位线MBLd,c<>的需求而被控制导通和截止，以便对其上连接的存储器单元3a、3b、6a、6b编程。
编程驱动器7以本身已知的方式形成(例如借助电流镜)，并且接收表示将要被写入的逻辑数据(“1”或“0”)的电流信号PGIN[i]作为输入。
选择器4a和4b，以及5a和5b在相应的控制端子处接收控制信号YMP<0>、YMP<1>；额外的(p-MOS型)选择开关8a’、8b’、8a”、8b”以本身已知的方式被预见，以便选择/取消选择存储器部分2a’、2b’、2a”、2b”的位线MBLd,c<>。
通常，选择开关根据树状结构分层级布置，并且它们在每个层级中的数目与存储器阵列的布置和大小关联。当启用时，选择器4a、4b、5a、5b，以及选择开关8a’、8b’、8a”、8b”，根据要实现的操作，允许所选择的位线被设置到所限定的电压和/或电流值；特别地，在编程级和所选择的位线之间创建电流路径。
本发明预见存储器单元3a、3b、6a、6b的编程根据图2中所示的方案发生。
存储器单元通过位“字”编程，亦即通过选择和写入属于相同字线WL<0>、WL<1>等的存储器单元来编程。因此本文下面所描述的适用于相应的字线中(例如字线中WL<0>)字的写入。
如图1B和图1C中所示，四个八主位线(其中四条是直接的并且四条是互补的)组与每个编程驱动器PGL[0-j]相关联。每个八主位线组属于相应的感测放大器SA[]。
由编程驱动器PGL[0]进行的存储器单元的编程通过唯一地选择该存储器单元的地址发生，亦即仅激活信号YMP<0>-YMP<3>中的一个信号来选择其的主位线，并且选择将要用行和列解码来编程的存储器单元。由编程驱动器PGL[1]进行的存储器单元的编程以类似的方式发生，并且针对所有编程驱动器PGL[j]都是如此。
参考图2，在时间间隔T1中，生成重置脉冲，亦即适用于对以逻辑状态“0”寻址的存储器单元进行编程的电脉冲。
对此，在时间间隔T1中，所有且仅有选择器4a、4b、5a、5b被激活，它们耦合到重置主位线MBLd<0>、MBLc<0>、MBLd<1>和MBLc<1>，信号被传递过该主位线。
逻辑数据的写入通过字(即通过写入相同的字线)发生。这意味着，如果字线WL<0>被写入，则不管编程驱动器PGL[i]，所有且仅有沿字线WL<0>布置的存储器单元3a、3b、6a、6b将被编程；剩余的字线WL<1>-WL<255>不会被选择。例如，参考图1A，如果需要在由对(行，列)＝(WL<0>，BLd<32>)寻址的单元3a中写入重置逻辑数据，则选择器4a将被接通(作用于信号YMP<0>)，而选择器4b、5a和5b将被关断。同时，其存储器单元3a将以本身已知的方式、并且依赖于列解码(不是本发明的对象)被寻址，以作用于信号WL<0>，BLd<32>。要被写入的逻辑数据由提供给驱动器7的信号PGIN[i]表示。
图3A至图3C和图4A至图4C示出了根据本发明的对PCM存储器编程的示例。
根据本发明的方面，接通选择器4a和5a，以及关断选择器4b和5b，由相应的与非逻辑门在输出处生成的相应的信号控制。
因此与非逻辑门表示每个针对主位线MBLd,c<>；每个与非逻辑门的输出被耦合到相应的选择器4a、4b、5a、5b的控制端子，以接通/关断其选择器，以便将相应的主位线MBLd,c<>与编程驱动器7耦合/解耦。
示例性地参考图1A，因此存在四个与非逻辑门N1-N4，每个适用于输出信号YMPD<0>(施加到耦合到直接主位线MBLd<0-1>的选择器4a和5a)和YMPC<0>(施加到耦合到互补主位线MBLc<0-1>的选择器4b和5b)之间相应的信号。
耦合到直接主位线MBLd<0-1>的选择器的与非逻辑门N1和N3在输入处接收第一控制信号DIN[0]和第二控制信号Y[0]。耦合到互补主位线MBLc<0-1>的选择器的与非逻辑门N2和N4在输入处接收第一控制信号DIN[0]的取反逻辑值/DIN[0]和第二控制信号Y[0]。
在图中未示出但以本身对本领域的技术人员显而易见的方式，每个与非门N1-N4的输出可以在输入处被提供给缓冲器，该缓冲器适用于调节提供给相应的选择器4a、4b、5a、5b的信号的振幅，以控制缓冲器的接通/关断。因此缓冲器输出是信号YMPD,C<0>。
如果将要被写入的数据PGIN[0]将要在直接存储器部分(部分2a’或2a”)中被写入，则第一控制信号DIN[0]被提高到“1”(DIN[0]＝“1”，/DIN[0]＝“0”)；相反，如果将要被写入的数据PGIN[0]将要在互补存储器部分(部分2b’或2b”)中被写入，则第一控制信号DIN[0]被设置为“0”，并且因此其取反/DIN[0]被设置为“1”(DIN[0]＝“0”，/DIN[0]＝“1”)。控制信号DIN[0]对耦合到涉及相同编程驱动器(这里是PGL[0])的直接主位线MBLd<0-1>的所有选择器4a、5a是通用的。控制信号/DIN[0]对耦合到涉及相同编程驱动器(这里是PGL[0])的互补主位线MBLc<0-1>的所有选择器4b、5b是通用的。
第二控制信号Y[0]标识将要被耦合到编程驱动器PGL[0]的主位线组。属于相同感测放大器SA[]的主位线形成主位线组。这方面可以参考图1B来更好地观察。
换言之，例如参考图1B：
-属于感测放大器SA[0]的主位线MBLd,c<>形成第一组的主位线30，它们被电耦合到编程驱动器PGL[0]，当来自其与非逻辑门的输出YMPD,C<0>为“0”时，该编程驱动器接通选择器4a、4b、5a、5b(要提醒的是，事实上，选择器4a、4b、5a、5b是p-MOS)。当用于直接主位线的DIN[0]＝“1”时或者当用于互补主位线的/DIN[0]＝“1”时、并且同时当Y[0]＝“1”时，来自相应的与非逻辑门的输出“0”发生；
-属于感测放大器SA[1]的主位线MBLd,c<>形成主位线的第二组32，它们被电耦合到编程驱动器PGL[0]，当来自其与非逻辑门的输出YMPD,C<1>为“0”时，该编程驱动器接通选择器4a、4b、5a、5b。当用于直接主位线的DIN[0]＝“1”时或者当用于互补主位线的/DIN[0]＝“1”时、并且同时当Y[1]＝“1”时，来自相应的与非逻辑门的输出“0”发生；
-属于感测放大器SA[2]的主位线MBLd,c<>形成主位线的第三组34，它们被电耦合到编程驱动器PGL[0]，当来自其与非逻辑门的输出YMPD,C<2>为“0”时，该编程驱动器接通选择器4a、4b、5a、5b。当用于直接主位线的DIN[0]＝“1”时或者当用于互补主位线的/DIN[0]＝“1”时、并且同时当Y[2]＝“1”时，来自相应的与非逻辑门的输出“0”发生；以及
-属于感测放大器SA[3]的主位线MBLd,c<>形成主位线的第三组36，它们被电耦合到编程驱动器PGL[0]，当来自其与非逻辑门的输出YMPD,C<3>为“0”时，该编程驱动器接通选择器4a、4b、5a、5b。当用于直接主位线的DIN[0]＝“1”时或者当互补主位线的/DIN[0]＝“1”时并且同时当Y[3]＝“1”时，来自相应的与非逻辑门的输出“0”发生。
由相应的与非逻辑门输出的信号YMPD<0>通过NOT(DIN[0]与Y[0])＝NOT(“1”与“1”)＝“0”给定。由相应的与非逻辑门输出的信号YMPC<0>通过NOT(/DIN[0]与Y[0])＝NOT(“0”与“1”)＝“1”给定。
参考图3A至图3C和图4A至图4C所描述的内容适用于：对相应的字线中(例如字线WL<0>中)字的写入，对属于该字线的直接存储器单元3a或互补存储器3b的编程设置或重置。该编程借助于编程驱动器PGL[0-j]发生，该编程在输入处接收设置/重置脉冲、并且将脉冲传输到其耦合的主位线MBLd,c<0，1，…>。显而易见，仅当主位线被电耦合或连接到相应的编程驱动器PGL[0-j]时，亦即当其选择器4a、4b、5a、5b接通(导通)时，设置/重置编程脉冲可以被传输到主位线MBLd,c<0，1，…>。此外，显而易见，当将要被编程的存储器单元借助列解码(以本身已知的方式，即选择与该存储器单元对应的本地位线BL<>和字线WL<>)正确地寻址时，设置/重置脉冲传播通过的电路径被建立，直到其到达要被编程的存储器单元为止。
图3A示出了借助于编程驱动器PGL[0]，在图2的时间间隔T1中，对直接存储器单元3a进行的编程操作。将要被编程的存储器单元3a被耦合到属于位线组30的主位线MBLd<0>，并且该主位线属于感测放大器SA[0]。
因此，参考图3A，为了在存储器单元3a中写入数据PGIN[0]＝重置，第一控制信号为DIN[0]＝“1”，/DIN[0]＝“0”，并且第二控制信号为Y[0]＝“1”，Y[1]＝“0”，Y[2]＝“0”，Y[3]＝“0”。控制信号DIN[1]＝“1”标识直接单元将要被编程的事实。控制信号Y[0]＝“1”标识将要被编程的该单元被耦合到属于感测放大器SA[0]的主位线的事实。
以这种方式，仅有属于组30的直接主位线MBLd<0，1，…>被电连接到编程驱动器PGL[0]，因为其选择器4a、5a是接通的，而所有剩余的互补主位线MBLc<0，1，…>与编程驱动器PGL[0]解耦，因为其选择器4b、5b是关断的。
借助于列解耦，并且以本身已知的方式，将要被编程的存储器单元3a(即，选择连接到该存储器单元3a的位线BL<>和字线WL<>)然后被唯一地寻址。
因此编程信号PGIN[0]＝重置可以流过唯一的主位线MBLd<0>，并且流过本地位线，到达被寻址的存储器单元3a，并且对该存储器单元3a编程。
图3B图示了借助于编程驱动器PGL[1]，在图2的时间间隔T1中的对互补存储器单元3b进行的重置编程操作(因此相对于编程驱动器PGL[0]更还且明显)。因此，利用存储器单元都被编程为重置的事实，存储器单元3b的编程与图3A的存储器单元3a的编程同时地发生重置。这里考虑的存储器单元3b被耦合到属于位线组30’的主位线MBLc<0>，该位线组30’属于感测放大器SA[4]。
参考图3B，为了在存储器单元3b中写入数据PGIN[1]＝重置，第一控制信号为DIN[1]＝“0”，/DIN[1]＝“1”，并且第二控制信号为Y[0]＝“1”，Y[1]＝“0”，Y[2]＝“0”，Y[3]＝“0”。控制信号/DIN[1]＝“1”标识互补单元将要被编程的事实。控制信号Y[0]＝“1”标识将要被编程的该单元被耦合到属于感测放大器SA[4]的主位线的事实。
以这种方式，仅有属于组30’的互补主位线MBLc<0，1，…>被电连接到编程驱动器PGL[1]，这是因为其选择器4b、5b是接通的，而所有剩余的直接主位线MBLd<0，1，…>与编程驱动器PGL[1]解耦，这是因为其选择器4a、5a是关断的。
借助于列解码，并且以本身已知的方式，将要被编程的存储器单元3b(即选择与该存储器单元相关的位线BL<>和字线WL<>)然后被唯一地寻址。
因此编程信号PGIN[1]＝重置可以流过将要被编程的存储器单元所耦合到的主位线MBLc<0>，并且流过将要被编程的存储器单元3b所耦合到的本地位线BL<>，编程信号PGIN[1]＝重置到达该存储器单元3b并且对该存储器单元3b进行编程。
图3C图示了借助于编程驱动器PGL[j]，在图2的时间间隔T1中对直接存储器单元3a进行的编程操作(因此相对于编程驱动器PGL[0]和PGL[1]更还且明显)。因此该存储器单元3a的编程与图3A和图3B的存储器单元3a和3b的编程同时发生，这利用了这些存储器单元都要被编程为重置的事实。这里考虑的存储器单元3a被耦合到属于位线组30”的主位线MBLc<0>，该位线组30”属于感测放大器SA[4j]。
参考图3C，为了在存储器单元3a中写入数据PGIN[j]＝重置，第一控制信号为DIN[j]＝“1”，/DIN[j]＝“0”，并且第二控制信号为Y[0]＝“1”，Y[1]＝“0”，Y[2]＝“0”，Y[3]＝“0”。控制信号/DIN[j]＝“1”标识直接单元将要被编程的事实。控制信号Y[]＝“1”标识将要被编程的该单元被耦合到属于感测放大器SA[4j]的主位线的事实。
以这种方式，仅有属于组30”的直接主位线MBLd<0，1，…>被电连接到编程驱动器PGL[j]，这是因为其选择器4a、5a是接通的，而所有剩余的互补主位线MBLc<0，1，…>与编程驱动器PGL[j]解耦，这是因为其选择器4b、5b是关断的。
借助于列解码，并且以本身已知的方式，要被编程的存储器单元3a(即选择与该存储器单元相关的位线BL<>和字线WL<>)然后被唯一地寻址。
因此编程信号PGIN[j]＝重置可以流过被寻址的存储器单元所耦合到的主位线和本地位线，编程信号PGIN[j]＝重置到达被寻址的该存储器单元3a并且对被寻址的该存储器单元3a进行编程。
总之，在时间间隔T1期间，重置编程信号由每个编程驱动器PGL[0-j]同时地提供给相应的将要被编程为重置的存储器单元，而无论该存储器单元是直接存储器单元或是互补存储器单元。
类似地，如图4A至图4C中所示，在图2的时间间隔T2期间，其中设置脉冲被生成，设置编程信号由每个编程驱动器PGL[0-j]同时地提供给相应的将要被编程为设置的存储器单元，而无论该存储器单元是直接存储器单元或是互补存储器单元。
图4A图示了在时间间隔T2中与在图3A的步骤中被编程的存储器单元3a互补的存储器单元3b的编程操作。因此，参考图4A，为了在存储器单元3b(互补单元)中写入数据PGIN[0]＝设置，该存储器单元3b耦合到主位线MBLc<0>，主位线MBLc<0>属于组30，并且组30属于感测放大器SA[0]，第一控制信号为DIN[0]＝“0”，/DIN[0]＝“1”，并且第二控制信号为Y[0]＝“1”，Y[1]＝“0”，Y[2]＝“0”，Y[3]＝“0”。
以这种方式，仅有属于组30的互补主位线MBLc<0，1，…>被电连接到编程驱动器PGL[0]，这是因为其选择器是接通的，而所有剩余的直接主位线MBLd<0，1，…>与编程驱动器PGL[0]解耦，因为其选择器是关断的。
借助于列解码，并且以本身已知的方式，将要被编程的存储器单元3b(即选择与该存储器单元相关的位线BL<>和字线WL<>)然后被唯一地寻址。
因此编程信号PGIN[0]＝设置可以流过被寻址的存储器单元3b被连接到的主位线和本地位线，编程信号PGIN[0]＝设置到达被寻址的该存储器单元3b并且对被寻址的该存储器单元3b进行编程。
图4B图示了借助于编程驱动器PGL[1]，在时间间隔T2中对与在图3B的步骤中被编程的互补单元3b对应的直接存储器单元3a进行的编程操作。换言之，在图3B的步骤中被编程的单元3b包含与在图4B的步骤中被编程的单元3a所预见的数据互补的数据。参考图4B，为了在存储器单元3a中写入数据PGIN[1]＝设置，该存储器单元3a被耦合到主位线MBLd<0>，该主位线MBLd<0>属于组30’，组30’属于感测放大器SA[4]，第一控制信号为DIN[1]＝“1”，/DIN[1]＝“0”，并且第二控制信号为Y[0]＝“1”，Y[1]＝“0”，Y[2]＝“0”，Y[3]＝“0”。
以这种方式，仅有属于组30’的直接主位线MBLd<0，1，…>被电连接到编程驱动器PGL[1]，这是因为其选择器是接通的，而所有剩余的互补主位线MBLc<0，1，…>与编程驱动器PGL[1]解耦，这是因为其选择器是关断的。
借助于列解码，并且以本身已知的方式，将要被编程的存储器单元3a(即选择与该存储器单元相关的位线BL<>和字线WL<>)然后被唯一地寻址。
因此编程信号PGIN[1]＝设置可以流过被寻址的存储器单元3a被连接到的主位线和本地位线，编程信号PGIN[1]＝设置到达被寻址的该存储器单元3a，并且对被寻址的该存储器单元3a进行编程。
图4C图示了借助于编程驱动器PGL[j]，在时间间隔T2中对与在图3C的步骤中被编程的存储器单元3a互补的直接存储器单元3b进行的编程操作。参考图4C，为了在存储器单元3b中写入数据PGIN[j]＝设置，该存储器单元3b被耦合到主位线MBLc<0>，该主位线MBLc<0>属于组30”，组30”属于感测放大器SA[4j]，第一控制信号为DIN[j]＝“0”，/DIN[j]＝“1”，并且第二控制信号为Y[0]＝“1”，Y[1]＝“0”，Y[2]＝“0”，Y[3]＝“0”。
以这种方式，仅有属于组30”的直接主位线MBLc<0，1，…>被电连接到编程驱动器PGL[j]，这是因为其选择器是接通的，而所有剩余的直接主位线MBLd<0，1，…>与编程驱动器PGL[j]解耦，这是因为其选择器是关断的。
借助列解码，并且以本身已知的方式，将要被编程的存储器单元3b(即选择与该存储器单元相关的位线BL<>和字线WL<>)然后被唯一地寻址。
因此编程信号PGIN[j]＝设置可以流过被寻址的存储器单元3b连接到的主位线和本地位线，到达被寻址的该存储器单元3b，并对被寻址的该存储器单元3b编程。
总之，参考图3A至图3C和图4A至图4C所说明和描述的过程，对直接存储器单元和相应的互补存储器单元进行的编程仅在两个时间时刻(T1和T2)完成。
然后，根据与参考图3A至图3C和图4A至图4C所述的步骤类似的步骤，对属于被写入的相同字的后续存储器单元的执行进行编程，直到字的写入完成。事实上，这意味着下个Y[]信号被激活(例如从Y[0]＝1，Y[1]＝0，Y[2]＝0，Y[3]＝0到Y[0]＝0，Y[1]＝1，Y[2]＝0，Y[3]＝0等)。
然后对属于相同感测放大器SA[0，…，4j+3]的所有直接主位线和互补主位线，以及由相同编程驱动器PGL[0，…，j]管理的所有感测放大器SA[]重复本文上面所描述的相同步骤。在时间间隔T2和T1中生成的设置信号和重置信号分别被提供给在相应的时间间隔中的所有编程驱动器PGL[0，…，j]，并且被传递到将要使用信号(Din[0，…，j]，/Din[0，…，j])和信号(Y[0-3])编程的每个存储器单元，该信号(Din[0，…，j]，/Din[0，…，j])标识直接单元或互补单元的类型，并且该信号(Y[0-3])标识该将要被编程的存储器单元所耦合的主位线组。
作为数据差分(如果直接的处于设置，则互补的处于重置，反之亦然)，最大并行性总是被利用，这是因为无论数据是什么，都将会存在等于字中的位的数目的将要被编程为重置的多个单元的数目，以及类似地等于字中的位的数目的将要被编程为设置的多个单元的数目。
在时间间隔T1中，没有设置脉冲被生成。在时间间隔T2中，没有重置脉冲被生成。
以本身对本领域的技术人员显而易见的方式，信号Din[0，1，…]和相应的取反由控制器(未示出)根据将要被编程的存储器单元生成。类似地，以本身对本领域的技术人员显而易见的方式，信号Y[0，1，…]也基于将要被编程的存储器单元而生成。
图5示出了根据本发明的额外实施例的电子系统100的一部分。电子系统100可以用于电子设备，诸如：PDA(个人数字助理)；可能地能够进行无线数据传输的笔记本计算机或桌面计算机；移动电话；数字音频播放器；相机；或能够处理、存储、发送和接收信息的另一设备。
详细地，电子系统100包括：控制器101(例如提供有微处理器、DSP或微控制器)；输入/输出设备102(例如提供有键盘和显示器)，用于输入和显示数据；存储器设备1(根据图1A至图1C的实施例中的任意一个实施例)；无线接口104，例如天线，用于通过射频无线通信网络发射和接收数据；以及RAM存储器105，以上部件全部通过总线106耦合。电池107可以用作电子系统100中的电源，电子系统100还可以配备有相机108。
根据先前描述和说明的内容，本发明允许获得的优点显然易见。
特别地，存储器编程(写入)时间被显著降低。这也允许存储器和外围电路所受的应力降低。
最后，显然可以在不背离所附权利要求定义的本发明的保护范围的情况下对本文所描述和说明的内容进行修改和变更。