一种提高逻辑输入端口耐压的保护电路
阅读说明：本技术 一种提高逻辑输入端口耐压的保护电路 (Protection circuit for improving withstand voltage of logic input port ) 是由 王欢 于翔 谢程益 其他发明人请求不公开姓名 于 2019-10-21 设计创作，主要内容包括：一种提高逻辑输入端口耐压的保护电路,通过围绕被保护逻辑端口电路设置源端电压提高电路和高电压检测电路以及电压转换逻辑电路的组合,能够在输入端口电压高于端口器件耐压时提高被保护逻辑端口电路的源端电压,以使所述输入端口电压与所述源端电压的电压差小于端口器件耐压值,从而实现对逻辑输入端口的保护,防止因端口输入电压超过器件耐压引起的端口损伤。(A source end voltage of the protected logic port circuit can be increased when the voltage of the input port is higher than the withstand voltage of a port device, so that the voltage difference between the voltage of the input port and the source end voltage is smaller than the withstand voltage value of the port device, the protection circuit for the logic input port is protected, and port damage caused by the fact that the input voltage of the port exceeds the withstand voltage of the device is prevented.)
技术领域
本发明涉及逻辑输入端口耐压技术，特别是一种提高逻辑输入端口耐压的保护电路，通过围绕被保护逻辑端口电路设置源端电压提高电路和高电压检测电路以及电压转换逻辑电路的组合，能够在输入端口电压高于端口器件耐压时提高被保护逻辑端口电路的源端电压，以使所述输入端口电压与所述源端电压的电压差小于端口器件耐压值，从而实现对逻辑输入端口的保护，防止因端口输入电压超过器件耐压引起的端口损伤。
背景技术
在芯片电路应用中，前级芯片电路与后级芯片电路之间通过端口相连接，由于不同电源域等因素的影响，造成前级芯片电路的输出端输入到后级芯片电路输入端口的输入电压可能高于芯片工艺所能承受的耐压值而造成芯片端口损坏。为此，有的解决方案是采用高耐压的器件，例如高耐压的输入端口PMOS器件和高耐压的输入端口NMOS器件等，但是这就增加了工艺成本。有的采用对端口电压嵌位方法，例如在输入端口VIN与互连栅极(输入端口PMOS器件和输入端口NMOS器件栅极互连)之间接入电阻，并在所述互连栅极与被保护逻辑端口电路的源端之间接入稳压二极管，所述互连栅极连接所述稳压二极管的阴极，所述源端即输入端口NMOS器件的源极连接所述稳压二极管的阳极，输入端口PMOS器件和输入端口NMOS器件漏极互连后形成内部逻辑输出端VOUT，所述输入端口NMOS器件的源极连接接地端GND。但是，这种方法需要前级芯片电路有足够高的驱动能力，并增加了整体系统的功耗(有较大电流从前级芯片电路流出，经输入端口、电阻和稳压二极管流入接地端)。本发明人认为，如果通过围绕被保护逻辑端口电路设置源端电压提高电路和高电压检测电路以及电压转换逻辑电路的组合，就能够在输入端口电压高于端口器件耐压时提高被保护逻辑端口电路的源端电压，以使所述输入端口电压与所述源端电压的电压差小于端口器件耐压值，从而实现对逻辑输入端口的保护，防止因端口输入电压超过器件耐压引起的端口损伤。有鉴于此，本发明人完成了本发明。
发明内容
本发明针对现有技术中存在的缺陷或不足，提供一种提高逻辑输入端口耐压的保护电路，通过围绕被保护逻辑端口电路设置源端电压提高电路和高电压检测电路以及电压转换逻辑电路的组合，能够在输入端口电压高于端口器件耐压时提高被保护逻辑端口电路的源端电压，以使所述输入端口电压与所述源端电压的电压差小于端口器件耐压值，从而实现对逻辑输入端口的保护，防止因端口输入电压超过器件耐压引起的端口损伤。
本发明的技术方案如下：
一种提高逻辑输入端口耐压的保护电路，其特征在于，包括高电压检测电路，所述高电压检测电路的输入端连接被保护逻辑端口电路的输入端口，所述高电压检测电路的输出端通过第一节点连接源端电压提高电路，所述源端电压提高电路通过第三节点连接所述被保护逻辑端口电路，所述被保护逻辑端口电路通过第二节点连接电压转换逻辑电路，所述电压转换逻辑电路分别连接内部输出端口和所述源端电压提高电路。
所述高电压检测电路包括栅极互连的第一PMOS管和第二PMOS管，所述第一PMOS管的源极连接电源电压端，所述第一PMOS管栅漏互连后通过第四电流源连接接地端，所述第二PMOS管的源极连接所述输入端口，所述第二PMOS管的漏极连接第三PMOS管的源极，所述第三PMOS管栅漏互连后连接第四PMOS管的源极，所述第四PMOS管栅漏互连后连接第五PMOS管的源极，所述第五PMOS管栅漏互连后连接第九NMOS管的漏极，所述第九NMOS管的栅极连接第八NMOS管的栅极，所述第八NMOS管栅漏互连后通过第三电流源连接电源电压端，所述第八NMOS管的源极和所述第九NMOS管的源极均连接接地端，所述第九NMOS管的漏极分别连接第一NMOS管的栅极和第九PMOS管的栅极，所述第九PMOS管的源极通过第二电流源连接电源电压端，所述第一NMOS管的源极连接接地端，所述第一NMOS管的漏极与所述第九PMOS管的漏极均连接所述第一节点。
所述被保护逻辑端口电路包括栅极互连和漏极互连的第十一PMOS管和第十一NMOS管，所述第十一PMOS管的源极连接电源电压端，所述第十一NMOS管的源极连接所述第三节点，所述第十一NMOS管的栅极连接所述输入端口，所述第十一PMOS管的漏极连接所述第二节点。
所述源端电压提高电路包括第二NMOS管，所述第二NMOS管的栅极连接所述第一节点，所述第二NMOS管的漏极分别连接所述第三节点、第四NMOS管的栅极和漏极，所述第四NMOS管的源极分别连接第三NMOS管的栅极和漏极，所述第二NMOS管的源极和所述第三NMOS管的源极均连接接地端。
所述电压转换逻辑电路包括栅极互连和漏极互连的第八PMOS管和第七NMOS管，所述第八PMOS管的源极连接电源电压端，所述第八PMOS管的漏极连接所述内部输出端口，所述第七NMOS管的源极连接接地端，所述第八PMOS管的栅极分别连接第七PMOS管的漏极、第六NMOS管的漏极和第六PMOS管的漏极，所述第六PMOS管的源极和所述第七PMOS管的源极均连接电源电压端，所述第七PMOS管与所述第六NMOS管栅极互连后连接所述第一节点，所述第六NMOS管的源极连接第五NMOS管的漏极，所述第五NMOS管的源极连接接地端，所述第六PMOS管与所述第五NMOS管栅极互连后连接所述第二节点。
当所述高电压检测电路检测到所述输入端口的电压不高于所述被保护逻辑端口电路中端口器件耐压值时，第一节点为电源电压值，所述源端电压提高电路不起作用，即第三节点处于地电位，所述内部输出端口与所述输入端口之间呈预设对应的逻辑高低电平关系。
当所述高电压检测电路检测到所述输入端口的电压高于所述被保护逻辑端口电路中端口器件耐压值时，第一节点为地电位，所述源端电压提高电路将所述第三节点的电压提高，使所述输入端口与所述第三节点的电压差小于端口器件耐压值以保护逻辑输入端口，第二节点与第三节点电位相同，所述电压转换逻辑电路按照输入端为电源电压值进行电压转换，所述内部输出端口与所述输入端口之间呈预设对应的逻辑高低电平关系。
本发明的技术效果如下：本发明一种提高逻辑输入端口耐压的保护电路，由于围绕被保护逻辑端口电路设置了源端电压提高电路和高电压检测电路以及电压转换逻辑电路，当输入端口电压高于端口器件耐压时，启动保护电路，将被保护逻辑端口电路的源端电压提高，从而保证被保护逻辑端口电路中NMOS(输入端口NMOS器件，即MN11)的VGS不超过器件耐压，然后再利用电压转换逻辑电路进行逻辑电压转换，保证最终输出到内部其他电路的信号为0或芯片电压VDD，有效防止因端口输入电压超过器件耐压引起的端口损伤，同时也保护了芯片内各逻辑器件的工作电压也不会高于器件耐压。
附图说明
图1是实施本发明一种提高逻辑输入端口耐压的保护电路结构示意图。
图2是图1的具体电路结构示意图。
附图标记列示如下：VIN-输入电压或输入端口(接收前级芯片电路输出电压的后级芯片电路输入端口或被保护逻辑端口电路输入端口，VIN有可能超过端口器件MP11和MN11的耐压值而造成芯片端口即输入端口损坏)；VOUT-输出电压或内部输出端口；101-被保护逻辑端口电路；102-高电压检测电路；103-源端电压提高电路；104-电压转换逻辑电路；VDD-电源电压或电源电压端；GND-接地端；A-第一节点；B-第二节点(被保护逻辑端口电路输出节点)；S-第三节点(被保护逻辑端口电路的源端)；I1-第一偏置电流；I2-第二限制电流或第二电流源；I3-第三电流源；MP0～MP8-第一PMOS管至第九PMOS管；MN1～MN9-第一NMOS管至第九NMOS管；MP11-第十一PMOS管(输入端口PMOS器件)；MN11-第十一NMOS管(输入端口NMOS器件)。
具体实施方式
下面结合附图(图1-图2)对本发明进行说明。
图1是实施本发明一种提高逻辑输入端口耐压的保护电路结构示意图。图2是图1的具体电路结构示意图。如图1至图2所示，一种提高逻辑输入端口耐压的保护电路，包括高电压检测电路102，所述高电压检测电路102的输入端连接被保护逻辑端口电路101的输入端口VIN，所述高电压检测电路102的输出端通过第一节点A连接源端电压提高电路103，所述源端电压提高电路103通过第三节点S连接所述被保护逻辑端口电路101，所述被保护逻辑端口电路101通过第二节点B连接电压转换逻辑电路104，所述电压转换逻辑电路104分别连接内部输出端口VOUT和所述源端电压提高电路103。所述高电压检测电路102包括栅极互连的第一PMOS管MP0和第二PMOS管MP1，所述第一PMOS管MP0的源极连接电源电压端VDD，所述第一PMOS管MP0栅漏互连后通过第四电流源I4连接接地端GND，所述第二PMOS管MP1的源极连接所述输入端口VIN，所述第二PMOS管MP1的漏极连接第三PMOS管MP2的源极，所述第三PMOS管MP2栅漏互连后连接第四PMOS管MP3的源极，所述第四PMOS管MP3栅漏互连后连接第五PMOS管MP4的源极，所述第五PMOS管MP4栅漏互连后连接第九NMOS管MN9的漏极，所述第九NMOS管MN9的栅极连接第八NMOS管MN8的栅极，所述第八NMOS管MN8栅漏互连后通过第三电流源I3连接电源电压端VDD，所述第八NMOS管MN8的源极和所述第九NMOS管MN9的源极均连接接地端GND，所述第九NMOS管MN9的漏极分别连接第一NMOS管MN1的栅极和第九PMOS管MN9的栅极，所述第九PMOS管MN9的源极通过第二电流源I2连接电源电压端VDD，所述第一NMOS管MN1的源极连接接地端GND，所述第一NMOS管MN1的漏极与所述第九PMOS管MN9的漏极均连接所述第一节点A。所述被保护逻辑端口电路101包括栅极互连和漏极互连的第十一PMOS管MP11和第十一NMOS管MN11，所述第十一PMOS管MP11的源极连接电源电压端VDD，所述第十一NMOS管MN11的源极连接所述第三节点S，所述第十一NMOS管MN11的栅极连接所述输入端口VIN，所述第十一PMOS管MP11的漏极连接所述第二节点B。
所述源端电压提高电路103包括第二NMOS管MN2，所述第二NMOS管MN2的栅极连接所述第一节点A，所述第二NMOS管MN2的漏极分别连接所述第三节点S、第四NMOS管MN4的栅极和漏极，所述第四NMOS管MN4的源极分别连接第三NMOS管MN3的栅极和漏极，所述第二NMOS管MN2的源极和所述第三NMOS管MN3的源极均连接接地端GND。所述电压转换逻辑电路104包括栅极互连和漏极互连的第八PMOS管MP7和第七NMOS管MN7，所述第八PMOS管MP7的源极连接电源电压端VDD，所述第八PMOS管MP7的漏极连接所述内部输出端口VOUT，所述第七NMOS管MN7的源极连接接地端GND，所述第八PMOS管MP7的栅极分别连接第七PMOS管MP6的漏极、第六NMOS管MN6的漏极和第六PMOS管MP5的漏极，所述第六PMOS管MP5的源极和所述第七PMOS管MP6的源极均连接电源电压端VDD，所述第七PMOS管MP6与所述第六NMOS管MN6栅极互连后连接所述第一节点A，所述第六NMOS管MN6的源极连接第五NMOS管MN5的漏极，所述第五NMOS管MN5的源极连接接地端GND，所述第六PMOS管MP5与所述第五NMOS管MN5栅极互连后连接所述第二节点B。当所述高电压检测电路102检测到所述输入端口VIN的电压不高于所述被保护逻辑端口电路101中端口器件耐压值时，第一节点A为电源电压值VDD，所述源端电压提高电路103不起作用，即第三节点S处于地电位，所述内部输出端口VOUT与所述输入端口VIN之间呈预设对应的逻辑高低电平关系。当所述高电压检测电路102检测到所述输入端口VIN的电压高于所述被保护逻辑端口电路101中端口器件耐压值时，第一节点A为地电位，所述源端电压提高电路103将所述第三节点S的电压提高，使所述输入端口VIN与所述第三节点S的电压差小于端口器件耐压值以保护逻辑输入端口，第二节点B与第三节点S电位相同，所述电压转换逻辑电路104按照输入端为电源电压值VDD进行电压转换，所述内部输出端口VOUT与所述输入端口VIN之间呈预设对应的逻辑高低电平关系。
在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，均落入本发明创造的保护范围。
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