半导体器件
阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 郝荣晖 黄敬源 于 2020-04-30 设计创作，主要内容包括：一种半导体器件,其包括第一氮化物半导体层、第二氮化物半导体层、源极、漏极、栅极、通孔、多个第一p型掺杂氮化物半导体岛以及第二p型掺杂氮化物半导体岛。第二氮化物半导体层设置于第一氮化物半导体层上。源极、漏极和栅极设置于第二氮化物半导体层上。通孔自漏极向上延伸。第一p型掺杂氮化物半导体岛设置于第二氮化物半导体层上,并位于栅极和漏极之间,第一p型掺杂氮化物半导体岛各自具有侧表面,其远离栅极,并至与漏极形成界面。漏极自第二氮化物半导体层向上延伸至高过第一p型掺杂氮化物半导体岛,且高过第一p型掺杂氮化物半导体岛的漏极沿着远离通孔的方向延伸。第二p型掺杂氮化物半导体岛设置于第二氮化物半导体层上。(A semiconductor device includes a first nitride semiconductor layer, a second nitride semiconductor layer, a source electrode, a drain electrode, a gate electrode, a via hole, a plurality of first p-type doped nitride semiconductor islands, and a second p-type doped nitride semiconductor island. The second nitride semiconductor layer is disposed on the first nitride semiconductor layer. The source electrode, the drain electrode, and the gate electrode are disposed on the second nitride semiconductor layer. The via extends upward from the drain. First p-type doped nitride semiconductor islands are disposed on the second nitride semiconductor layer and between the gate and the drain, the first p-type doped nitride semiconductor islands each having a side surface that is remote from the gate and forms an interface with the drain. The drain electrode extends upward from the second nitride semiconductor layer to the first p-type doped nitride semiconductor island, and the drain electrode that is higher than the first p-type doped nitride semiconductor island extends in a direction away from the via hole. The second p-type doped nitride semiconductor island is disposed on the second nitride semiconductor layer.)
本申请是2020年04月30日提交的题为“半导体器件以及制造半导体器件的方法”的中国专利申请202080002210.8的分案申请。
技术领域
本发明总体来说为涉及半导体器件。更具体地说，本发明涉及具有p型掺杂III-V族化合物/氮化物半导体层的高电子迁移率晶体管(high electron mobilitytransistor；HEMT)半导体器件，以达到减少热载流子效应。
背景技术
近年来，高电子迁移率晶体管(high electron mobility transistor；HEMT)的研究在半导体器件中得到了广泛的应用，如高功率开关器件和高频应用器件。HEMT利用具有不同带隙的两种材料之间的接面作为通道。例如，氮化铝镓/氮化镓(AlGaN/GaN)HEMT是一种异质结合器件，其能够在比常规晶体管更高的频率下工作。在HEMT异质结合结构中，会因两种材料之间的带隙不连续，而形成量子阱结构，其能够容纳二维电子气(two-dimensional electron gas；2DEG)，从而导致异质结合界面处的载流子浓度增加，以达到满足高功率/高频率器件的要求。对于具有异质结合结构的器件，其实例包括：异质结双极晶体管(heterojunction bipolar transistor；HBT)、异质结场效应晶体管(heterojunction field effect transistor；HFET)、高电子迁移率晶体管(HEMT)或调制掺杂场效应管(modulation-doped FET；MODFET)。
目前，所面临的需求包括如何提高器件性能和克服现有缺陷。举例而言，在器件运作期间，可能会发生热载流子效应。也就是说，热载流子将可能因具有足够能量，而能够通过薄层体，并呈现为漏电流。如此热载流子形式的电子将可能从沟道区或漏极跃迁到栅极或衬底。亦即，热载流子形式的电子不会如预期形式地促进电流通过通道，反之，其是作为漏电流流动。这种载流子在器件中的存在会触发许多物理性的损坏现象，这些物理性的损坏现象将会极大地改变器件的特性，且最终将导致包含器件的电路发生故障。因此，在本领域中，需要一种新颖的HEMT结构，以防止热载流子效应，从而提高器件性能和其可靠性。
发明内容
根据本揭露内容的一个方面，提供了一种半导体器件，其包括第一氮化物半导体层、第二氮化物半导体层、源极、漏极、栅极、通孔、多个第一p型掺杂氮化物半导体岛以及第二p型掺杂氮化物半导体岛。第二氮化物半导体层设置于第一氮化物半导体层上，且具有的带隙大于第一氮化物半导体层的带隙。源极和漏极设置于第二氮化物半导体层上。栅极设置于第二氮化物半导体层上，且于源极和漏极之间。通孔连接并电气耦合漏极，且自漏极向上延伸。第一p型掺杂氮化物半导体岛设置于第二氮化物半导体层上，并位于栅极和漏极之间，第一p型掺杂氮化物半导体岛各自具有第一侧表面，其远离栅极，并至少部分地与漏极形成界面，其中漏极自第二氮化物半导体层向上延伸至高过第一p型掺杂氮化物半导体岛，且高过第一p型掺杂氮化物半导体岛的漏极沿着远离通孔的方向延伸。第二p型掺杂氮化物半导体岛设置于第二氮化物半导体层与栅极之间，且漏极高过第二p型掺杂氮化物半导体岛。
通过应用上述配置，可借由位于栅极和漏极之间的多个第一p型掺杂氮化物半导体岛，有利地改善由热载流子效应对于半导体器件所引起的可靠性问题。对此，由于漏极边缘的电场强度随着漏极电压的增加而增加，因此于此区域内的高电场会借由轰击电离(impact ionization)而产生电子-空穴对(electron-hole pairs)，此将会为热载流子形式的电子提供足够的能量，使其意外地穿透半导体器件中的某些层体，并将导致半导体器件的永久性衰退。简言之，p型掺杂氮化物半导体岛可抑制住漏极边缘的电场，因此，由于降低了漏极边缘的电场，热载流子形式的电子也减少了，使得半导体器件的可靠性问题能获得改善。
附图说明
当结合附图阅读时，从以下
具体实施方式
能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。
以下所参照的附图为更详细地描述本发明的实施方式，其中：
图1A和图1B为根据本揭露内容的一些实施方式绘示半导体器件的横截面图和俯视图；
图1C绘示沿着图1B中的线段1C-1C的横截面图；
图2是根据本揭露内容的一些实施方式绘示半导体器件的俯视图；
图3是根据本揭露内容的一些实施方式绘示半导体器件的俯视图；
图4A和图4B是根据本揭露内容的一些实施方式绘示半导体器件的横截面图和俯视图；
图5A和图5B是根据本揭露内容的一些实施方式绘示半导体器件的横截面图和俯视图；以及
图6A-6C是根据本揭露内容的一些实施方式绘示于制造半导体器件的方法中的不同阶段图。
具体实施方式
于全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式布置在空间中，对此的前提为，本揭露内容的实施方式的优点不因如此布置而偏离。
于下面的描述中，半导体器件和其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围和精神的情况下进行修改，包括添加和/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本揭露内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本揭露内容中的教示。
图1A和图1B为根据本发明的一些实施方式绘示半导体器件100A的横截面图和俯视图。半导体器件100A包括衬底110、缓冲层120、半导体层130、半导体层132、栅极结构140、源极146、漏极148和p型掺杂III-V族化合物/氮化物半导体层150。为了简单起见，图1B的绘示内容省略绘示了图1A中的一些元件。
衬底110的示例性材料例如可包括但不限于硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、p型掺杂硅(p-doped Si)、n型掺杂硅(n-doped Si)、蓝宝石(sapphire)、绝缘体层上覆半导体层，例如绝缘层上覆硅(silicon on insulator；SOI)，或其他适当的半导体材料，其包括第三族元素、第四族元素、第五族元素或其组合。在一些其它的实施方式中，衬底110也可包括一个或多个其它特征，例如掺杂区域、埋层、外延(epitaxy)层或其组合。
缓冲层120设置于衬底110上。缓冲层120的示例性材料例如可包括但不限于氮化物或III-V族化合物，像是氮化镓(GaN)、砷化镓(GaAs)、氮化铟(InN)、氮化铝(AlN)、氮化铟镓(InGaN)、氮化铝镓(AlGaN)、氮化铝铟镓(AlInGaN)或其组合。缓冲层120可用于减少衬底110和将在缓冲层120上形成的层体(例如在其上外延形成的)之间的晶格不匹配和热不匹配，从而修补因不匹配所引起的缺陷。也就是说，通过缓冲层120，可降低错位和缺陷的发生。缓冲层可以是具有相同或不同成分的单层体或多层体，并且也可以是在不同条件下使用相同材料沉积而成。
半导体层130设置于缓冲层120上。半导体层130的示例性材料例如可包括但不限于氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、氮化铟铝镓(InxAlyGa(1–x–y)N，其中x+y≤1)，氮化铝镓(AlyGa(1–y)N，其中y≤1)。半导体层132设置于半导体层130上。半导体层132的示例性材料可以包括但不限于氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、氮化铟铝镓(InxAlyGa(1–x–y)N，其中x+y≤1)，氮化铝镓(AlyGa(1–y)N，其中y≤1)。
可选择性地挑选半导体层130和132的示例性材料，以使得半导体层132的带隙(bandgap)，或称禁带宽度(forbidden band width)，大于半导体层130的带隙，这将导致其电子亲和力彼此不同。例如，当半导体层130是未掺杂GaN层且其具有约3.4ev的带隙时，半导体层132可以是AlGaN层且其具有约4.0ev的带隙。因此，半导体层130和132分别可用作沟道层和势垒层。在沟道层和势垒层之间的键合界面处会产生三角势阱，使得电子积聚在三角势阱中，从而在同一界面处产生二维电子气(two-dimensional electron gas；2DEG)区域134。因此，半导体器件100A可以用作高电子迁移率晶体管(high electron mobilitytransistor；HEMT)。
栅极结构140设置在半导体层132上。在本实施方式中，栅极结构140包括与半导体层132形成界面的p型掺杂III-V族化合物/氮化物半导体层142，并也包括堆叠在p型掺杂III-V族化合物/氮化物半导体层142上的导电栅极144。在其它实施例中，栅极结构140还可包括设置于p型掺杂III-V族化合物/氮化物半导体层142与导电栅极144之间的介电结构(图未示出)，且其中介电结构可由一层或多层介电材料形成。
在本揭露内容中，半导体器件100A是一种增强模式(enhancement mode)器件，当导电栅极144大致处于零偏置时，此增强模式器件会处于常关闭(normally-off)状态。具体而言，p型掺杂III-V族化合物/氮化物半导体层142与半导体层132会形成p-n结以耗尽2DEG区域134，使得2DEG区域134中的对应于栅极结构140下方区所具有的特性会不同于2DEG区域134的其余部分(例如不同的电子浓度)，而因此被阻挡。
通过这种机制，半导体器件100A可以具有常闭特性。换言之，当没有电压施加到导电栅极144，或是施加到导电栅极144的电压小于阈值电压(即，在栅极结构140下方形成反转层所需的最小电压)时，2DEG区域134中的位于栅极结构140下方区仍维持着被阻挡，因此，将不会有电流流过此区。此外，通过提供p型掺杂III-V族化合物/氮化物半导体层142，可减小栅极漏电流，并且在关闭状态期间能实现增加阈值电压的效果。
p型掺杂III-V族化合物/氮化物层142的示例性材料例如可包括但不限于，p型掺杂III-V族氮化物半导体材料，像是p型氮化镓(GaN)、p型氮化铝镓(AlGaN)、p型氮化铟(InN)、p型氮化铝铟(AlInN)、p型氮化铟镓(InGaN)、p型氮化铝铟镓(AlInGaN)或其组合。在一些实施方式中，可通过使用p型杂质，像是铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)来实现p型掺杂材料。在一个实施方式中，半导体层130包括未掺杂GaN，半导体层132包括AlGaN，而p型掺杂III-V族化合物/氮化物层142是p型GaN层，此p型GaN层可向上弯曲下方层的能带结构，并耗尽2DEG区域134的相应区，以使半导体器件100A进入关闭状态的条件。导电栅极144的示例性材料可以是金属或金属化合物，包括但不限于钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、其他金属化合物、氮化物、氧化物、硅化物、掺杂半导体、金属合金或其组合。可选的介电结构例如可包括但不限于一层或多层的氧化物层、氧化硅(SiOx)层、氮化硅(SiNx)层、高介电常数(high-k)材料，像是二氧化铪(HfO2)、氧化铝(Al2O3)、二氧化钛(TiO2)、锆氧化铪(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、二氧化锆(ZrO2)、硅酸锆(ZrSiO2)等或其组合。
源极146和漏极148设置于半导体层132上，并且位于栅极结构140的相对两侧(即栅极结构140位于源极146和漏极148之间)。在图1A的示例性绘图中，源极146和漏极148对于栅极结构140是不对称的，且源极146比漏极148更接近栅极结构140。然而，本揭露内容不限于此，即源极146和漏极148的配置关系属可调整的。源极146和漏极148的示例性材料例如可包括但不限于金属、合金、掺杂半导体材料(例如掺杂晶体硅)、其他导体材料或其组合。
p型掺杂III-V族化合物/氮化物半导体层150设置在半导体层132上，并也位于栅极结构140和漏极148之间，其中漏极148比栅极结构140更接近p型掺杂III-V族化合物/氮化物半导体层150。
在图1A和图1B的示例性绘图中，p型掺杂III-V族化合物/氮化物半导体层150与漏极148接触，并因此与漏极148电气耦合，且p型掺杂III-V族化合物/氮化物半导体层150的至少一个表面可与漏极148形成至少一个界面。具体而言，p型掺杂III-V化合物族/氮化物半导体层150具有侧表面SS1且其背对栅极结构140，并也具有顶表面ST且其背对半导体层132。侧表面SS1和顶表面ST分别与漏极148形成界面，并且这些界面沿不同方向延伸(例如沿纵向和横向方向)。此外，p型掺杂III-V族化合物/氮化物半导体层150具有侧表面SS2且其面对栅极结构140，并且比漏极148更接近栅极结构140，使得漏极148和p型掺杂III-V族化合物/氮化物半导体层150可共同在半导体层132上形成台阶状轮廓。
p型掺杂III-V族化合物/氮化物半导体层150改善了半导体器件100A中由热载流子效应引起的可靠性问题。通常，由于漏极边缘的电位会剧烈变化，故漏极边缘的电场强度会随着漏极电压的增加而增加。因此，在半导体器件中，此区域内的高电场会借由轰击电离(impact ionization)而产生电子-空穴对(electron-hole pairs)。由于这种机制，所产生的电子会有足够的能量，并可意外性地穿透半导体器件中的某些区域的层体，从而导致半导体器件的永久性衰退。换言之，如果半导体器件被允许在这些安全工作条件之外的环境运作，则将可能导致严重的可靠性降低问题。
为了解决这些缺陷，与漏极148接触的p型掺杂III-V族化合物/氮化物半导体层150与半导体层132可形成p-n结，使得p型掺杂III-V极化合物/氮化物半导体层150能够提供少数电荷载流子(例如，空穴)进入半导体层130，从而抑制漏极边缘处(例如漏极148的边缘处)的电场。如此一来，由于减小了漏极边缘的电场，故可减少热载流子形式的电子，从而提高半导体器件100A的可靠性。举例而言，通过这样的改进，半导体器件100A将允许能有更高的临界电流Id(即漏极电流)于其中流通，并也允许当导通电阻(Ron)开始降低时，能够有更高的漏-源电压Vds(drain-to-source voltage)。由于受到这样的贡献，在半导体器件100A的电压应用范围可比先前器件更高。因此，具有这种p型掺杂III-V族化合物/氮化物半导体层的半导体器件100A也被称为在高压或超高压下执行的降低表面场(reducedsurface field；RESURF)器件。除上述机制外，由于在漏极边缘处的电场被抑制，故电场强度能有效地释放，这可以增强半导体器件100A的击穿电压(breakdown voltage)。在一些实施方式中，半导体器件100A被允许在约20V到约1200V的范围内的高压条件下运作。在各种实施方式中，半导体器件100A的可靠性可允许半导体器件100A在至少约20V的击穿电压下运作。
此外，由于考虑了从2DEG区域134到漏极148的阻抗，故p型掺杂III-V族化合物/氮化物半导体层150是设置于栅极结构140和漏极148之间的位置。
参照图1B，p型掺杂III-V族化合物/氮化物半导体层150具有多个p型掺杂III-V族化合物/氮化物半导体岛152。在一些实施例中，每个p型掺杂III-V化合物族/氮化物半导体岛152都是矩形的，且其长度介于大约0.1微米(μm)至大约3微米之间，而宽度介于大约0.1微米至大约3微米之间。在此，矩形的p型掺杂III-V族化合物/氮化物半导体岛152是指，沿着垂直于第二半导体层132的方向上观看时而定义出的。然而，本揭露内容不限于此，在其他实施方式中，每个p型掺杂III-V族化合物/氮化物半导体岛152可以是其他样式的多边形。漏极148的宽度可大于漏极148和任何一个p型掺杂III-V族化合物/氮化物半导体岛152之间的重叠宽度。
p型掺杂III-V族化合物/氮化物半导体岛152可至少通过漏极148而与彼此分离，并且能够通过相同的间距SP沿着一方向(例如图1B的纵向方向)排列。在一些实施方式中，p型掺杂III-V族化合物/氮化物半导体岛152的间距SP介于在大约0.1微米到大约10微米的范围内。此外，漏极148可填充于p型掺杂III-V族化合物/氮化物半导体岛152之间的间隔中，使得每个p型掺杂III-V族化合物/氮化物半导体岛152具有至少部分地被漏极148覆盖的两个相对的侧表面SS3和SS4。
另一方面，如图1C所示，其绘示了沿图1B中的线段1C-1C的横截面图，由于p型掺杂III-V族化合物/氮化物半导体岛152形成一些其从半导体层132的顶面突出的凸块154，故覆盖p型掺杂III-V族化合物/氮化物半导体岛152和半导体层132的漏极148可以与岛152的轮廓共形。具体而言，漏极148具有顶表面ST1且其位于凸块154之间的间隔上方，并也具有顶表面ST2且其位于凸块154上方，并且漏极148的顶表面ST1所处位置低于漏极148的顶表面ST2的所处位置。此共形轮廓可用作为，所形成的漏极148是覆盖着由相同间距SP排列而成的凸块状p型掺杂III-V族化合物/氮化物半导体岛152的证据。
P型掺杂III-V族化合物/氮化物半导体层150的示例性材料例如可包括但不限于p型掺杂氮化物半导体材料，例如p型氮化镓(GaN)、p型氮化铝镓(AlGaN)、p型氮化铟(InN)、p型氮化铝铟(AlInN)、p型氮化铟镓(InGaN)、p型氮化铝铟镓(AlInGaN)或其组合。在一些实施方式中，可通过使用p型杂质，像是铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)，以实现p型掺杂材料。在一个实施方式中，p型掺杂III-V族化合物/氮化物半导体层142和150具有相同厚度的p型掺杂III-V族/氮化物半导体材料，因此p型掺杂III-V化合物族/氮化物半导体层142和150可以选择性地在相同的制程中形成，此有利于简化半导体器件100A的制造工艺。在一个实施例中，半导体层130包括未掺杂GaN，半导体层132包括AlGaN，p型掺杂III-V族化合物层142和150都包括p型GaN。由于p型掺杂III-V族化合物/氮化物半导体层/岛150/152的尺寸与降低漏极边缘处电场的程度有相关，故若是落在设计范围(即如前所述的尺寸范围)外的尺寸将可能会导致影响程度变弱。此外，p型掺杂III-V族化合物/氮化物半导体层150的掺杂浓度可以是在1×1017cm-3到1×1020cm-3的范围内。同样地，超出此设计范围的掺杂浓度可能会导致降低电场的效果变弱。
请回到图1A和图1B，半导体器件100A还包括设置于半导体层132上并且覆盖栅极结构140的一层或多层的介电层160。此外，介电层160也至少部分地覆盖p型掺杂III-V族化合物/氮化物半导体层150。举例而言，p型掺杂III-V族化合物/氮化物半导体层150的侧表面SS2被介电层160覆盖，且其顶表面ST及相对的两个侧表面SS3和SS4也至少部分地被介电层160覆盖，并于其之间形成界面。亦即，p型掺杂III-V族化合物/氮化物半导体层150的所有侧表面SS1-SS4都会被介电层160和漏极148共同地覆盖，使得p型掺杂III-V族化合物/氮化物半导体层150被半导体层132，介电层160和漏极148的组合完全包覆。在一些实施方式中，介电层160可用作钝化层以保护下方的元件或层体。在各种实施方式中，介电层160具有的最上层表面为平坦的，其能够用作平坦基底，以承载于介电层160形成之后所形成的层体。介电层160的示例性材料可例如包括但不限于氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、硅硼氮(SiBN)、碳氮硼化硅(SiCBN)、氧化物、氮化物或其组合。在一些实施方式中，介电层160是多层结构，例如氧化铝/氮化硅(Al2O3/SiN)、氧化铝/氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/氧化硅(AlN/SiO2)或其组合的复合介电层体。
可选地，半导体设备100A还包括设置在源极146上方的源极场板162、位于源极场板162和源极146之间的第一通孔(via)164、设置在漏极148上方的漏极场板166，以及，位于漏极场板166和漏极148之间的第二通孔168，其中，相对于半导体层132，源极场板162和漏极场板166的高度会大于栅极结构140的高度。
源极场板162可从源极146上方的位置延伸到栅极结构140上方的位置。在一些实施方式中，源极场板162具有的延伸长度会大于从源极146到栅极结构140的距离。亦即，栅极结构140于半导体层132上的垂直投影会落于源极场板162于半导体层132上的垂直投影内。第一通孔164连接源极146和源极场板162，使得源极146和源极场板162彼此电气耦合。
漏极场板166从漏极148上方的位置朝着栅极结构140上方的位置延伸。在一些实施方式中，漏极场板166的延伸长度小于从漏极148到栅极结构140的距离。亦即，栅极结构140于半导体层132上的垂直投影超出了漏极场板166于半导体层132上的垂直投影。在一些实施方式中，漏极场板166的延伸长度大于p型掺杂III-V族化合物/氮化物半导体层150的宽度或长度，使得漏极场板166于半导体层132上的垂直投影至少部分地与p型掺杂III-V族化合物/氮化物半导体层150于半导体层132上的垂直投影重叠。在图1A的示例性绘示中，p型掺杂III-V族化合物/氮化物半导体层150的垂直投影会落在漏极场板166于半导体层132的垂直投影内。第二通孔168连接漏极148和漏极场板166，使得漏极148和漏极场板166彼此电气耦合。
源极场板162和漏极场板166可以改变源极区域和漏极区域的电场分布，并进而影响半导体器件100A的击穿电压。换句话说，源极场板162和漏极场板166能够预期地抑制目标区域的电场分布，并降低其峰值。源极场板162和漏极场板166的示例性材料例如可包括但不限于金属、合金、掺杂半导体材料(例如掺杂晶体硅)、其他合适的导体材料或其组合。
请参照图2，其根据本揭露内容的一些实施方式绘示半导体器件100B的俯视图，本实施方式和前述实施方式之间的至少一个差异点是，沿着垂直于半导体层(请见图1A或图1C中的半导体层132)的方向上看向每个p型掺杂III-V族化合物/氮化物半导体岛152，其呈现具有近似圆形的配置。借由这种配置，漏极148和p型掺杂III-V族化合物/氮化物半导体岛152的界面也包括了曲线形的边界，其可对应于p型掺杂III-V族化合物/氮化物半导体岛152的圆形配置。在图2的示例性绘示中，对于每个p型掺杂III-V族化合物/氮化物半导体岛152，其大约有一半是被漏极148覆盖，而另一半则不被漏极148覆盖(亦即，其是被介电层覆盖)。因此，对于单个p型掺杂III-V族化合物/氮化物半导体岛152，其分别由漏极148覆盖和未由漏极148覆盖的两个部分是彼此对称的半圆形。然而，本揭露内容并不限于此，在其他实施方式中，单个p型掺杂III-V族化合物/氮化物半导体岛152的被覆盖部分和未被覆盖部分之间的比率是可以调整的。
请参照图3，其根据本揭露内容的一些实施方式绘示半导体器件100C的俯视图，本实施方式和前述实施方式之间的至少一个差异点是，沿着垂直于半导体层(请见图1A或图1C中的半导体层132)的方向上看向每个p型掺杂III-V族化合物/氮化物半导体岛152，其呈现锥形的轮廓。在图3的示例性绘示中，对于单个锥形的p型掺杂III-V族化合物/氮化物半导体岛152，锥形轮廓的较短侧被漏极148覆盖，而其较长侧则未被漏极148覆盖(即，其是被介电层覆盖)。同样地，单个p型掺杂III-V族化合物/氮化物半导体岛152的被覆盖部分和未被覆盖部分之间的比率是可调整的。
在本揭露内容中，p型掺杂III-V族化合物/氮化物半导体岛152的形状不限于上述实施方式，当视线是沿着垂直于半导体层的方向，其形状也可以是其他二维形状，像是多边形、椭圆形或其组合(甚至是先前描述形状的组合)。
请参照图4A和图4B，其根据本揭露内容的一些实施方式绘示半导体器件100D的横截面图和俯视图，本实施方式和前述实施方式之间的至少一个差异点是，p型掺杂III-V族化合物/氮化物半导体层150的上表面ST未被漏极148覆盖。具体而言，在图4A和图4B的示例性绘示中，p型掺杂III-V族化合物/氮化物半导体岛152的侧表面SS1与漏极148会形成界面，而p型掺杂III-V族化合物/氮化物半导体岛152的其余侧表面SS2-SS4则是与介电层160形成界面。因此，p型掺杂III-V族化合物/氮化物半导体层150和漏极148于半导体层132上的垂直投影会具有彼此重合的边缘，如图4B所示。
半导体器件100D还包括设置在p型掺杂III-V族化合物/氮化物半导体层150上的导电层170，并也包括为位于导电层170和漏极场板166之间的第三通孔172。导电层170与p型掺杂III-V族化合物/氮化物半导体层150的上表面ST接触，第三通孔172连接漏极场板166和导电层170，使得漏极场板166和p型掺杂III-V族化合物/氮化物半导体层150彼此电气耦合。在一些实施方式中，导电层170是金属层，并且可与导电栅极144通过相同的制程形成，因此导电层170和导电栅极144可以具有相同的厚度和组成。
在本揭露内容中，p型掺杂III-V族化合物/氮化物半导体层150和漏极148之间的关系不以在附图中所绘示的关系为限。在其它实施方式中，p型掺杂III-V族化合物/氮化物半导体层150的形成位置可更远离漏极148，使得p型掺杂III-V族化合物/氮化物半导体层150能借由介电层160而与漏极148分离，并且p型掺杂III-V族化合物/氮化物半导体岛152的所有侧表面SS1-SS4皆由介电层160覆盖。P型掺杂III-V族化合物/氮化物半导体层150与漏极148之间的配置关系是可调整的，且由p型掺杂III-V族化合物/氮化物半导体层150提供的减少漏极侧电场的效果仍能保持不变。因此，对于制造半导体器件100D的制程是有弹性的。根据半导体器件的最终应用方式，并取决于预期的漏极电场分布形状，p型掺杂III-V族化合物/氮化物半导体层150的形成位置是可选择的。
请参照图5A和图5B，其根据本揭露内容的一些实施方式绘示半导体器件100E的横截面图和俯视图，本实施方式和前述实施方式之间的至少一个差异点是，p型掺杂III-V族化合物/氮化物半导体层150的上表面ST完全被漏极148覆盖。具体而言，在图5A和图5B的示例性绘示中，p型掺杂III-V族化合物/氮化物半导体层150嵌入到漏极148中，使得p型掺杂III-V族化合物/氮化物半导体岛152的侧表面SS2与漏极148的侧表面为共面关系，其中漏极148的侧表面位于半导体层132上方，并面对栅极结构140。因此，p型掺杂III-V族化合物/氮化物半导体层150于半导体层132的垂直投影会落在漏极148于半导体层132的垂直投影内，且其边缘与漏极148的垂直投影的边缘重合。在如此的结构配置中，p型掺杂III-V族化合物/氮化物半导体层150仍然能够降低漏极侧的电场，这有利于使半导体器件100E的制程为有弹性的。
在本揭露内容中，还提供了一种制造方法，可制造半导体器件，且半导体器件具有能够降低漏极边缘电场的p型掺杂III-V化合物/氮化物半导体层。如图6A-6C所示，其绘示用于制造半导体器件100A的方法中的不同阶段图，其中这些阶段也可以应用于前述不同实施方式的其它半导体器件。
请参照图6A，先准备衬底110，并接着于衬底110上方依序形成一层或多层的缓冲层120、半导体层130和半导体132。在一些实施方式中，缓冲层120、半导体层130和半导体132可以通过使用原子层沉积(atomic layer deposition；ALD)、物理气相沉积(physicalvapor deposition；PVD)、化学气相沉积(chemical vapor deposition；CVD)、金属有机化学气相沉积(metal organic chemical vapor deposition；MOCVD)、外延生长(epitaxialgrowth)或其他合适的过程来形成。
请参照图6B，在半导体层132上形成p型掺杂III-V族化合物/氮化物半导体覆盖层136。在一些实施方式中，可通过使用外延生长过程形成p型掺杂III-V族化合物/氮化物半导体覆盖层136。在各种实施方式中，可通过使用沉积和离子植入(ion implantation)的组合形成p型掺杂III-V族化合物/氮化物半导体覆盖层136。例如，可先使用ALD、PVD、CVD、或是MOCVD，以形成III-V族化合物/氮化物半导体覆盖层，接着，进行离子植入处理，使得III-V族化合物/氮化物半导体覆盖层被掺杂杂质，进而成为p型掺杂III-V族化合物/氮化物半导体覆盖层136。
请参照图6C，可在p型掺杂III-V族化合物/氮化物半导体覆盖层136上进行图案化处理，以形成彼此分离的p型掺杂III-V族化合物/氮化物半导体层150和p型掺杂III-V族化合物/氮化物半导体层142，其中p型掺杂III-V族化合物/氮化物半导体层150还被图案化为如前所述的多个p型掺杂III-V族化合物/氮化物半导体岛。
经由图案化处理，可定出p型掺杂III-V族化合物/氮化物半导体岛的形状和位置(即其在第二半导体层132上的位置)。例如，在图案化过程中使用的掩模可具有开口，且其用于定义p型掺杂III-V族化合物/氮化物半导体岛的形状。在一些实施方式中，图案化过程可以是通过光刻、曝光和显影、蚀刻、其他合适的过程或其组合来进行。
于图6C的阶段之后，可在半导体层132上形成金属栅极、源极、漏极、通孔和场板。在一些实施例中，可以使用沉积工艺形成金属栅极、源极、漏极、通孔和场板。所形成的结构即如图1A-1C所示。
在一些实施方式中，于通过沉制程形成漏极的过程中，漏极和p型掺杂III-V族化合物/氮化物半导体层之间的界面面积会随着沉积制程的进行而增加(即逐渐增加)。此外，在用于形成这些结构的制程中，可在半导体层132上形成至少一层的介电层160。并且，于不同阶段中，所形成的介电材料可以彼此合并，从而在半导体层132上形成介电层结构。
本发明的以上描述是为了达到说明和描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改和变化。
以上实施方式是经挑选并配上相应描述，以为了尽可能地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解到，本发明的各种实施例以及适合于预期特定用途的各式修改。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”和“约”，其为用于描述和解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指沿同一平面躺在微米范围内的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或是沿同一平面躺在1μm内。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件和后一组件之间的状况。
虽然已经参考本揭露内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本揭露内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本揭露内容中所呈现的工艺与实际装置之间可能存在区别。本揭露内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本揭露内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本公开的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是不受限制的。
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