具体实施方式

将就具体实施方式并参照某些附图对本发明进行描述，但本发明并不受此 限制，仅由权利要求书限定。描述的附图仅是示意性的且是非限制性的。在附图 中，一些元件的尺寸可能被夸大且未按比例尺绘画以用于说明目的。所述尺寸和 相对尺寸不与本发明实践的实际减小相对应。

此外，在说明书和权利要求书中，术语顶、之下等用于描述目的，而不一 定用于描述相对位置。应理解，如此使用的术语在合适情况下可互换使用，本发 明所述的实施方式能够按照本文所述或说明的取向以外的其它取向进行操作。

应注意，权利要求中使用的术语“包含”不应解释为限制于其后列出的部分， 其不排除其它元件或步骤。因此，其应被理解为指出所述特征、集成、步骤或组 分的存在，但这并不排除存在或增加一种或多种其它特征、集成、步骤或组分或 其组合。因此，表述“包含部件A和B的装置”的范围不应被限制为所述装置仅由组 件A和B构成。其表示对于本发明，所述装置的相关组件仅为A和B。

说明书中提及的“一个实施方式”或“一种实施方式”是指连同实施方式描述 的具体特征、结构或特性包括在本发明的至少一个实施方式中。因此，在说明书 中各处出现的短语“在一个实施方式中”或“在一种实施方式中”不一定全部指同一 个实施方式，但可能全部都指同一个实施方式。此外，具体特征、结构或特性可 以任何合适方式在一个或多个实施方式中组合，这对于本领域普通技术人员而言 是显而易见的。

类似地，应理解，在本发明的示例性实施方式的描述中，本发明的不同特 征有时组合成一个单一实施方式、附图或其描述，这是为了简化公开内容并帮助 理解本发明的一个或多个不同方面。然而，本公开内容中的方法不应被理解为反 映一项发明，请求保护的本发明需要比各权利要求中明确引用的具有更多的特 征。并且，如同所附权利要求所反映的那样，发明方面包括的特征可能会少于前 述公开的一个单一实施方式的全部特征。因此，具体说明之后的权利要求书将被 明确地纳入该具体说明，并且各权利要求本身表示本发明的一个独立实施方式。

此外，当本文所述的一些实施方式包括一些但不包括其它实施方式中所包 括的其它特征时，不同实施方式的特征的组合应意在包括在本发明范围内，并且 形成不同的实施方式，这应被本领域技术人员所理解。例如，在之后的权利要求 中，所请求保护的任何实施方式可以任何组合形式使用。

本文的描述中阐述了众多的具体细节。然而应理解，本发明的实施方式可 不用这些具体细节进行实施。在其它情况中，为了不混淆对该说明书的理解，没 有详细描述众所周知的方法、结构和技术。

在本发明的实施方式中，提及高k材料就是指介电常数高于SiO₂的材料。介 电常数可以是例如10至50。用作栅极电介质的已知高k材料为Hf基材料，例如， HfO₂，其k值为约25。

本发明的实施方式涉及形成半导体器件的方法。

所述方法包括：提供110基材，在该基材上具有一个或多个鳍1，并且在一 个或多个鳍1上或在由一个或多个鳍形成的一个或多个纳米线上形成伪栅极3、4。

此外，所述方法包括：在一个或多个鳍1或纳米线和伪栅极3、4上提供120 间隔物5。

此外，所述方法包括：实施130第一替代金属栅极模块，其中，将高k材料7 设置在间隔物5之间的一个或多个鳍1的至少一个上、或由一个或多个鳍1形成的 一个或多个纳米线上。在提供高k材料之后且外延生长源极和漏极之前，完成一 个或多个退火步骤。

此外，所述方法包括：在实施第一替代金属栅极模块后，在间隔物5之间提 供132牺牲塞9。

此外，所述方法包括：在一个或多个鳍1或一个或多个纳米线中外延生长140 源极11、13和漏极11、13。

此外，所述方法包括：去除134牺牲塞9，并且实施136第二替代金属栅极模 块，其中，使功函数金属14沉积在至少部分间隔物之间，以使得功函数金属覆盖 一个或多个鳍或一个或多个纳米线中的至少一些的高k材料。该方法的示例性流 程图如图36所示。

在本发明的实施方式中，提出了分开的RMG集成，以使得在避免功函数金 属(例如，nWFM)暴露于高温并因此而降解的同时，能够实现后外延生长(epi-last) 方案。在本发明的实施方式中，将RMG模块分为两个部分，第一RMG模块和第 二RMG模块，其中，第一RMG模块(包括所有高温步骤)在外延生长之前进行， 而第二RMG模块(包括功函数金属沉积)在外延生长之后进行。

本发明实施方式的优点在于，该划分降低了高k金属栅极凹陷(gate recess) 和金属栅极切割的长宽比和复杂度，并为M0和外延生长的(现在为牺牲)栅极塞 提供了更多选择。

在本发明的实施方式中，第一RMG模块可以包括在高k材料上提供蚀刻停 止层或p型WFM。例如，p型WFM可以是TiN。

在本发明的实施方式中，可以对牺牲塞的材料进行选择，以使得对栅极堆 叠体没有负面影响，并且与选择性外延生长工艺兼容，而且其相对于SiO₂、间隔 材料和TiN可以高选择性地去除。

在具体示例中，这可能暗示牺牲塞的材料可以在外延生长期间承受高温(例 如，高于800℃)。例如，可以通过湿法蚀刻进行选择性蚀刻。由此，在去除期 间获得相对于SiO₂或低k栅极间隔物和SiCO的高选择性。在该具体示例中，可以 对牺牲塞的材料进行选择，使其与化学机械抛光和选择性停止以及ILD0SiO₂上的 选择性停止兼容。在特定情况下，还可以进行选择，使得在沉积期间或去除后与 TiN、pWFM没有或仅有有限的相互作用，以确保Vt不偏移。

在本发明的实施方式中，牺牲塞的材料可以是例如SiN、SiC、SiCN、SiOCN。

在本发明的实施方式中，提供132牺牲塞包括沉积双层塞。

这可以通过aSi沉积、随后化学机械抛光和回蚀、随后塞填充和化学机械抛 光来实现。

在本发明的实施方式中，在提供牺牲塞之前，将金属设置在高k材料上。本 发明实施方式的一个优点在于，通过沉积双层塞，可以改善金属和牺牲塞之间的 相容性。牺牲塞的aSi可以例如与金属接触，从而导致沉积时不会降解，热预算后 不会降解，蚀刻后不会降解。通过添加aSi，(顶部)塞材料的选择可以扩展到与 金属接触不稳定和/或不能相对于金属进行选择性蚀刻的材料。

在本发明的实施方式中，不一定需要用高k材料填充间隔物之间的全部空 间。最终，至少应在鳍或纳米线与功函数金属之间形成一层高k材料。在本发明 的实施方式中，功函数金属不应完全填充间隔物之间的空间。功函数金属应覆盖 一个或多个鳍或一个或多个纳米线中的至少一些的高k材料。

通常，在现有技术的栅极后流程(gate last flow)中，SiO₂/多堆叠体进行栅 极蚀刻，然后提供间隔物和外延生长，然后实施替代金属栅极模块，其中，提供 了高k材料、(多种)功函数金属和钨。随后，提供栅极塞(例如，包含SiN)。 该过程的优点在于，栅极蚀刻是简单的，并且栅极堆叠体仅领略低温。缺点在于， EPi领略了来自高k退火的高温。优点在于，这可以使用根据本发明实施方式的方 法来避免。

在本发明的示例性实施方式中，将替代金属栅极模块划分为第一模块和第二 模块。例如，SiO₂/多堆叠体进行栅极蚀刻，随后在去除伪栅极之后实施第一替代 金属栅极模块。在该模块中，高k材料可以设置在至少一个或多个鳍、或由一个 或多个鳍形成的一个或多个纳米线上。高k材料设置在间隔物之间。

随后，可以沉积TiN。这可以在退火步骤之前或之后进行。该步骤之后可 以是减少步骤，其中，高k材料以及可能还有的TiN被部分去除，使得其在外延生 长期间不会暴露。随后，提供牺牲塞，然后，可以开始外延生长，并且可以提供 金属塞。在去除牺牲塞之后，可以执行第二替代金属栅极模块。通过该模块，可 以将(多种)WFM沉积在间隔物之间。随后，可以在间隔物之间施加钨填料。随 后，可以提供栅极塞(例如，用于接触)。该所提议的方案的实施方式的优点在 于，栅极蚀刻是简单的。此外，有利的是，高k材料和TiN可以暴露于高温，并且 外延生长(epi)和(多种)WFM(例如，nWFM)不会暴露于高温。

在以下段落中，讨论使用根据本发明实施方式的示例性方法获得的不同堆叠 体。FinFET器件的这些堆叠体显示于图1至27，并且，CFET器件的这些堆叠体显 示于图28至34。不同的堆叠体显示出本发明示例性方法的详细实施步骤。这些示 例中的所有方法步骤并不是完全必须的。堆叠体是示意性绘制的。首先，提供基 材，该基材上具有一个或多个鳍1，并且在一个或多个鳍1上提供伪栅极3、4。图 1显示了不同的横截面：鳍之间的E-E’、与鳍正交的在伪栅极处的G-G’以及与鳍 正交且远离伪栅极的A-A’。附图显示了鳍1、STI氧化物2、伪栅极的多晶Si (poly-Si)或无定形Si 3和伪栅极的栅极硬掩模4(SiO₂/Si₃N₄)。

图2显示了在通过栅极间隔物沉积提供120间隔物之后的示意图。栅极间隔物 5的材料可以是低k材料(例如，SiCO、Si₃N₄或两者)。在鳍露出后鳍上的伪氧 化物(dummyoxide)并未绘制在这些附图中。

图3显示了在层间电介质(ILD)氧化物沉积后的包含ILDO氧化物6的堆叠体。

在化学机械抛光(CMP)之后，获得了图4中的堆叠体。

在打开栅极硬掩模5并且去除多晶Si 3之后，获得了图5中的堆叠体。

接着，执行130第一替代金属栅极模块。在该模块中，将高k材料7设置在堆 叠体上。这之后可以是pWFM 8的沉积。高k材料7可以通过原子层沉积(ALD) 来提供。例如，可以沉积HfO₂。pWFM 8也可以通过ALD来提供。例如，可以沉 积TiN。在存在伪氧化物的情况下，应当在沉积高k材料之前将其去除。该伪氧化 物并未描绘于图中。

在本发明的实施方式中，实施第一替代金属栅极模块可以包括在提供高k材 料(以及可能的pWFM)之后的(旋涂在碳上的)SoC涂层和回蚀。可以涂覆三层10， SoG(在玻璃上旋涂)/SoC(在碳上旋涂)或BARC(底部抗反射涂层)，并进 行回蚀。其结果显示于图8中。这允许在下一步骤中减少高k材料7(以及还可能 存在的pWFM 8)。其结果显示于图8中。

在实施之后，去除层10(例如，SoC条带)。其结果显示于图9中。

在本发明实施方式中，在实施第一替代金属栅极模块后，在间隔物5之间提 供牺牲塞9。该牺牲塞的材料可以是例如Si₃N₄。其结果显示于图10中。

在提供132牺牲塞9之后，在一个或多个鳍1或一个或多个纳米线中外延生长 140源极和漏极。因此，在图11的示例中，首先去除ILD氧化物6，随后nMOS有源 SoG/SoC或BARC图案化，得到图12中的层10。

图13的示例性堆叠体在nMOS间隔物蚀刻/鳍凹陷之后获得。该步骤之后可以 是SoC或BARC条带，如图14所示。接着，可以外延生长nMOS的源极和漏极11 (Si:P)。所获得的堆叠体示意性显示在图15中。这随后可以是在nMOS的源极和 漏极11上沉积Si₃N₄CESL 12(接触蚀刻停止层)。

接着，可以提供pMOS的源极和漏极13。因此，可以首先施加pMOS有源 SoG/SoC或BARC图案化(参见，图17中的层10)。该步骤之后可以是pMOS间隔 物蚀刻/鳍凹陷(参见图18)以及SoC或BARC条带(参见图19)。接着，通过SiGe外 延生长来形成pMOS的漏极和源极13。所得到的堆叠体显示于图20中。在左侧E-E’ 横截面中也可以看到漏极和源极，因为E-E’平面偏移(参见A-A’横截面，其表示 E-E’平面的位置)。该步骤之后可以是Si₃N₄CESL沉积步骤，如图21所示，其中， 将CESL设置在器件上。

例如，该步骤之后可以是ILD氧化物沉积步骤和CMP步骤(参见图22，其显 示了ILD0氧化物材料6)。接着，去除134牺牲塞9。

接着，实施第二替代金属栅极模块，其中，使功函数金属14沉积在至少部分 间隔物之间，以使得功函数金属覆盖一个或多个纳米线或一个或多个鳍中的至少 一些的高k材料。在该示例中，这通过首先提供nMOS RMG SoG/SoC或BARC图案 化(参见，图24中的层10)来实现。然后，去除pWFM。这可以通过盐酸过氧化 氢混合物(HPM)蚀刻或通过铵过氧化氢混合物(APM)蚀刻来完成。其结果显 示于图25中。在完成后，在本发明的该示例性实施方式中，去除SoC或BARC条 带10。其结果显示于图26中。接着，在间隔物之间沉积WFM 14。在该示例中， 功函数金属是nWFM。其包括含铝金属，并且可以另外包含其它金属，例如TiN 或TaN，其是pWFM但是可以在NMOS中用作屏障/调整(modulation)。

在本发明实施方式中，可以由一个或多个鳍形成一个或多个垂直纳米线。而 且，在这些实施方式中，可以采用相同的策略，其中，首先执行第一替代栅极模 块，以提供高k材料，并且可能还可以提供pWFM。接着，提供了一种牺牲塞，用 于在一个或多个垂直纳米线中外延生长源极和漏极时保护高k材料以及可能的 pWFM。在nMOS和pMOS的外延生长后，可以去除牺牲塞，并且可以执行第二替 代金属栅极模块。在该第二RMG模块中，沉积功函数金属。该半导体器件横截面 的示例示意性显示于图35。该图显示了硅基材，在其顶部上具有垂直纳米线、 nMOS外延生长11、pMOS外延生长13、第一电介质D1(例如，ILD氧化物6)、 第二电介质D2、STI层、高k材料7(在该示例中为HFO₂)、功函数金属14和栅极 处的钨接触部15。第二电解质存在于钨接触部的顶部上。在该示例中，通过使用 两种不同的介电材料来分隔外延生长区域和金属接触区域，来保持灵活性 (flexibility)。

在本发明实施方式中，可以由鳍形成一个或多个水平纳米线。这些纳米线可 以堆叠在彼此的顶部上。堆叠的水平纳米线可以是nFET和pFET水平纳米线，由 此获得互补FET器件。

图28显示了具有垂直纳米片的CFET FinFET版本以及具有水平纳米片的 CFET纳米片版本的去除多晶Si后的栅极(如图5中)。附图还显示了SiGe外延层 16。右图显示了FinFET版本和纳米片版本的有源部分。

图29显示了纳米线释放后的结果。

图30显示了在高k材料7沉积以及可能还有pWFM沉积8后的结果。

图31显示了在沉积牺牲塞9和CMP之后的结果。

图32显示了在外延生长源极和漏极之后以及在提供接触部之后的结果。这可 以通过外延生长(对于pMOS)、随后提供接触部、随后外延生长(对于nMOS)、 随后提供接触部来实现。在图32的该示例中，显示了牺牲填充材料9、nMOS外延 生长11、pMOS外延生长13、nWFM 14、钨接触部15。

接着，施加第二替代栅极模块。图33显示了在去除pWFM之后和提供含 SoG/SoC或BARC的三层10之后的结果。图34显示了在栅极处提供钨接触部15和 nWFM14之后的结果。在图33中，该图还显示了牺牲填充材料9、nMOS外延生长 11、pMOS外延生长13、nWFM 14、和钨接触部15。在该附图中，还表示了垂直 隔离部17。该垂直隔离部可以包含Si₃N₄、或SiCO、或SiO₂。

在本发明的实施方式中，pMOS的外延生长可以在nMOS的外延生长之前进 行，反之亦然。

在本发明的实施方式中，第一替代金属栅极模块130可以包括功函数调谐集 成方案(workfunction tuning integration scheme)。功函数调谐集成方案提供了一 种集成一个或多个栅极金属和/或栅极堆叠体的方式，目的是根据阈值电压目标为 一种或多种类型的器件调谐有效功函数。功函数调谐可以例如基于高温扩散步 骤。