具体实施方式

在一些电子装置中，数字信令必须从第一电源域跨越到第二电源域。因此，由第一电源域供电的第一电路组件生成的数字信令需要被由第二电源域供电的第二数字电路组件有效地接收。还可能重要的是，数字信令的电压电平不会导致第二电路组件的不良特性。换句话说，可能希望数字信令的电压电平与第二电路组件的数字逻辑的逻辑高和/或逻辑低触发电平互补。

图1示出包括第一电压域电路101的设备100，所述第一电压域电路101包括被配置成在输出端103处提供第一数字输出信号的第一电路组件102。第一电压域电路101包括：电压供应端104，用于从电源线105接收第一电源电压；以及电压基准端106，用于耦合到线107上的基准电压，例如地。第一电路组件102包括数字逻辑组件，所述数字逻辑组件在此例子中示出为逻辑反相器。应了解，第一电路组件102可以包括任何单个数字逻辑组件或多个数字逻辑组件的布置(例如，“与”、“或”、“非”、“或非”等或其组合)。在一个或多个例子中，第一电路组件102包括基于CMOS的数字逻辑组件。应理解，在输出端103处提供的第一数字输出信号具有高状态和低状态，并且高状态的电压基于(例如，基本上等于)第一电源电压。因此，尽管第一电路组件102可以被配置成使用第一电源电压生成逻辑高和逻辑低信号，但跨越逻辑可能存在损耗和电压降。因此，第一数字输出信号具有逻辑高和逻辑低状态，所述逻辑高和逻辑低状态的电压取决于第一电源域电路101的第一电源电压。

图1还示出包括第二电路组件109的第二电压域电路108。第二电压域电路108包括：电压供应端110，用于从电源线111接收第二电源电压；以及电压基准端112，用于耦合到线107上的基准电压，例如地。第二电路组件109包括数字逻辑组件，所述数字逻辑组件在此例子中示出为逻辑反相器。在一个或多个例子中，第二电路组件109包括基于CMOS的数字逻辑组件。应了解，第二电路组件109可以包括任何单个数字逻辑组件或多个数字逻辑组件的布置(例如，“与”、“或”、“非”、“或非”等或其组合)。第二电压域电路108包括用于接收第一数字输出信号的输入端113。第二电路组件109可以被配置成基于在输入端113处接收到的逻辑高或逻辑低来进行操作。被配置成为第二电路组件109的数字逻辑供电的第二电源电压大于为第一电路组件102的数字逻辑供电的第一电源电压。因此，在第一电压域电路101中被视为逻辑高的电压范围相比在第二电压域电路108中被视为逻辑高的电压范围之间可能存在差异。在一个或多个例子中，这种差异的不期望结果可能是出现由箭头114所示的通过第二电路组件109的数字逻辑从第二电压供应到地的交叉电流。

一般来说，第二电路组件109包括一个或多个晶体管的布置，所述一个或多个晶体管的布置被配置成形成例如前述逻辑反相器的数字逻辑电路。逻辑反相器可以包括PMOS晶体管，所述PMOS晶体管具有用于直接或间接地耦合到第二电源电压的源极端、直接或间接地连接到NMOS晶体管的漏极端的漏极端，并且其中NMOS晶体管的源极端用于直接或间接地耦合到基准电压，其中第一电路组件被配置成向PMOS晶体管和NMOS晶体管两者的栅极端提供第一数字输出信号，并且第二电路组件的输出信号是从PMOS晶体管的漏极端与NMOS晶体管的漏极端之间的节点提供的。

一般来说，第一电路组件102包括一个或多个晶体管的布置，所述一个或多个晶体管的布置被配置成形成例如前述逻辑反相器的数字逻辑电路。逻辑反相器可以包括PMOS晶体管，所述PMOS晶体管具有用于直接或间接地耦合到第一电源电压的源极端、直接或间接地连接到NMOS晶体管的漏极端的漏极端，并且其中NMOS晶体管的源极端用于直接或间接地耦合到基准电压，其中第一电路组件被配置成从PMOS晶体管的漏极端与NMOS晶体管的漏极端之间的节点提供第一数字输出信号。

图2更详细地示出第二电压域电路108，且包括其中第二电压域电路108包括电平移位器布置200的第一示例实施例。电平移位器布置200被配置成在输入端113处接收第一数字输出信号，并且在输出201处提供或生成第二数字输出信号以供第二电路组件109接收。第二电路组件109示出为CMOS反相器布置。第二数字输出信号可以被视为第一数字输出信号的修改版本。

就再生的逻辑高和逻辑低信号的数据内容而言，第二数字输出信号基于第一数字输出信号，但在第二数字输出信号中表示逻辑高和逻辑低的电压电平可以不同。具体地，与第一数字输出信号中的高状态的(例如，平均)电压电平相比，第二数字输出信号可以具有升高的高状态的(例如，平均)电压电平。

因此，电平移位器布置200可以被配置成提供所述第二数字输出信号以用于输入到第二电路组件109，并且在一个或多个例子中，可以克服或减少交叉电流114的出现。

电平移位器布置200包括至少一个级。在示例图2中，示出三个级201、202和203。在此例子中包括第一级201的一个或多个级201、202和203中的第一级被配置成从输入端113接收第一数字输出信号。所述第一数字输出信号接着依序从级传递到级，即从第一级201到第二级202，在所述第一级201中所述第一数字输出信号可以被称为第一中间数字输出信号；先从第二级到第三级203，在所述第二级中所述第一数字输出信号可以被称为第二中间数字输出信号，并且从在此例子中包括第三级203的一个或多个级201、202和203中的最后一级输出第二数字输出信号。应了解，在其中电平移位器布置200包括单个级的例子中，第一级和最后一级包括同一单个级。

一般来说，级201、202、203中的每一个所包括的结构的类似之处在于，所述级包括串联耦合在电压供应端110与电压基准端112之间的一个或多个二极管连接式PMOS晶体管的布置204、205、206以及CMOS反相器布置207、208、209。因此，在一个或多个例子中，被称为第一二极管连接式PMOS晶体管的所述一个或多个二极管连接式PMOS晶体管220、240或260中的一个的源极端210耦合成从电源线111接收第二电源电压。在一个或多个例子中，被称为最后的二极管连接式PMOS晶体管的所述一个或多个二极管连接式PMOS晶体管224、242或260中的一个的漏极端211耦合到相应的CMOS反相器布置207、208、209。因此，CMOS反相器布置207、208、209具有耦合到所述漏极端211的第一端212以及耦合到电压基准端112以接收基准电压的第二端213。

在一个或多个例子中，正是第一级201的CMOS反相器布置207从输入端113接收第一数字输出信号。然后，第一数字输出信号在每一级的CMOS反相器布置207、208、209之间传递到第三级203的最后的CMOS反相器布置209，并由此输出第二数字输出信号。

在一个或多个例子中，电平移位器200的每一级201、202、203的CMOS反相器布置207、208、209包括通过其相应漏极端耦合的PMOS晶体管214、215或216以及NMOS晶体管217、218或219。第一端212包括所述PMOS晶体管214、215或216的源极端，且第二端213包括NMOS晶体管217、218或219的源极端。

CMOS反相器布置207、208、209各自具有用于从输入端113或前一级201、202、203接收第一数字信号的输入225、245、265。输入225、245、265分开以耦合到相应的CMOS反相器布置的PMOS 214、215或216以及NMOS晶体管217、218或219的栅极端。CMOS反相器布置207、208、209具有输出226、246、266，所述输出226、246、266包括在相应的PMOS晶体管214、215或216的漏极端与相应的NMOS晶体管217、218或219的漏极端之间的节点。

因此，一般来说，CMOS反相器布置207包括漏极端连接的PMOS和NMOS晶体管，并且至少一个级中的第一级201被配置成在所述PMOS和NMOS晶体管的栅极端处接收第一数字输出信号。至少一个级中的最后一级203的CMOS反相器布置209被配置成从输出266输出所述第二数字输出信号，所述输出266包括在CMOS反相器布置的PMOS216与NMOS晶体管219之间的节点。

现在转而参看一个或多个二极管连接式PMOS晶体管的布置204、205、206，如本领域的技术人员将理解的，二极管连接式PMOS晶体管包括在其栅极端与其漏极端之间具有连接的p沟道MOSFET。一般来说，布置204、205、206各自包括二极管连接式PMOS晶体管链，其中链中的第一二极管连接式PMOS晶体管具有用于耦合到第二电源电压的源极端，以及用于耦合到零、链中的一个或多个后续二极管连接式PMOS晶体管、然后再连接到相应CMOS反相器布置的第一端212的漏极端。应了解，在其它例子中，布置204、205、206可以具有例如来自第二电源111的附加连接，和/或可以具有耦合到所述布置的其它组件。

二极管连接式PMOS晶体管的第一布置204包括三个串联连接的二极管连接式PMOS晶体管220、222、224。二极管连接式PMOS晶体管的第二布置205包括两个串联连接的二极管连接式PMOS晶体管240、242。二极管连接式PMOS晶体管的第三布置206包括一个二极管连接式PMOS晶体管260。

在一个或多个例子中，二极管连接式PMOS晶体管的第一布置204和第二布置205被配置成使得第一布置204提供的电压降大于第二布置205提供的电压降。同样，二极管连接式PMOS晶体管的第二布置205和第三布置206可以被配置成使得第二布置205提供的电压降大于第三布置206提供的电压降。

在此例子中，由相对于在第二布置205中串联连接的二极管连接式PMOS晶体管240、242的数量(两个)更多数量的在第一布置204中串联连接的二极管连接式PMOS晶体管220、222、224(三个)提供所述电压降的差。类似地，由相对于在第三布置206中串联连接的二极管连接式PMOS晶体管260的数量(一个)更多数量的在第二布置205中串联连接的二极管连接式PMOS晶体管240、242(两个)提供所述电压降的差。

通过在相应的CMOS反相器布置207、208、209的顶部使用二极管连接式PMOS晶体管的布置204、205、206，级有效地将CMOS反相器布置的电源电压降低阈值电压(例如，对于所述级中使用的每一二极管连接式PMOS晶体管，为V_th)，且由此有效降低CMOS反相器布置的跳闸电压电平。应了解，跳闸电压电平是限定CMOS反相器布置切换状态的点的CMOS反相器布置的特性。由此，不同的级201、202、203逐渐升高电源电压。这种“基于二极管的递变”可以用于执行从较低电源域101到较高电源域108的电平移位。在一个或多个例子中，通过每一级中的一个或多个二极管连接式PMOS晶体管的布置，每一级被配置成使相应级的CMOS反相器布置的跳闸电压电平相对于前一级的CMOS反相器布置升高至所述第二电源电压。这种布置还可以减小至少第二电路组件中的DC电流。按递变方式布置的二极管连接式PMOS的一个或多个布置降低了跨越每一相应CMOS反相器布置的有效本地电压，且可以由此减小或最小化静态电流消耗。

图2的实施例示出“串联递变”。可以通过将电压差(即，第一电源电压-第二电源电压)除以阈值电压来确定从输入113处的第一电源电压转换到第二电路108的第二电源电压所需的二极管连接式PMOS晶体管的数量，如本领域的技术人员将已知，所述阈值电压包括二极管连接式PMOS晶体管的反型层形成时的电压，或换句话说，晶体管导通时的电压。

在一个或多个例子中，二极管连接式PMOS晶体管中的两个或更多个可以具有单独的n阱。已发现这减小了体效应。可以使用单独的n阱来降低相应布置204、205、206的二极管连接式PMOS晶体管的阈值电压，由此上移相应CMOS反相器布置207、208、209的跳闸电压电平。应了解，存在于n阱与源极端之间的电压影响阈值电压，且由此影响跳闸电压电平(与二极管连接式PMOS晶体管的宽度/长度标示尺寸结合)。

在一个或多个例子中，存在偶数个级。在一个或多个例子中，存在奇数个级。

二极管连接式PMOS晶体管的布置的使用可能是有利的，因为所述布置可以不受体效应的影响。例如，如果替代地使用NMOS晶体管，则可能会出现大的Vgs电压。另外，此实施例或任何其它实施例的电平移位器可能仅需要第二电源电压，由此简化布局。

在图2的例子中，二极管连接式PMOS晶体管的布置204、205、206包括串联连接的二极管连接式PMOS晶体管。图3的示例实施例将二极管连接式PMOS晶体管的布置示为包括并联连接的二极管连接式PMOS晶体管。

示例图3示出具有类似于图2的级的三个级(第一级301、第二级302和第三级303)的电平移位器300。与示例图2类似，第一级包括在第二电压供应111与基准电压107之间串联连接到CMOS反相器布置307的二极管连接式PMOS晶体管的第一布置304。第二级包括在第二电压供应111与基准电压107之间串联连接到第二CMOS反相器布置308的二极管连接式PMOS晶体管的第二布置302。第三和最后一级包括在第二电压供应111与基准电压107之间串联连接到CMOS反相器布置309的二极管连接式PMOS晶体管的第三布置306。如在先前例子中，第一CMOS反相器布置307从输入113接收第一数字输出信号，且最后的CMOS反相器布置308在输出201处将第二数字控制信号输出到第二电路组件109。CMOS反相器布置307、308和309的结构和操作与先前的示例实施例相同。

在示例图3中，布置304、305和306不同于示例图2。每一布置304、305、306具有并联连接的不同数量的二极管连接式PMOS晶体管。具体地，与前一级相比，后一级具有更多数量的并联连接的二极管连接式PMOS晶体管。这些大小不同的并联布置因此具有不同的电流容量，且因此跨越所述布置的电压降可以跨越级301、302、303发生递变。在一个或多个例子中，第一布置304和第二布置305被配置成使得第一布置204提供的电压降大于第二布置205提供的电压降。同样，第二布置205和第三布置206被配置成使得第二布置205提供的电压降大于第三布置206提供的电压降。

在示例图3中，应了解，并联连接的二极管连接式PMOS晶体管组的源极端将被配置成耦合到电源线111。同样，并联连接的二极管连接式PMOS晶体管组的漏极端将被配置成耦合到相应的CMOS反相器布置307、308、309的第一端。

使用多个并联的二极管连接式PMOS晶体管会有效地使宽度加倍，且由此使二极管连接式PMOS晶体管的总电流容量加倍。这又将降低所需的过驱动电压，使得相应级的CMOS反相器布置的跳闸电平将上移。本领域的技术人员应了解，过驱动电压包括高于维持预定量的电流所需的阈值电压的额外电压(过驱动电压)。

在示例图3中，通过使用单位大小的二极管连接式PMOS晶体管，例如宽度(W)/长度(L)＝1/5，且并联放置多个二极管连接式PMOS晶体管，每一级的CMOS反相器布置307、308、309使用不同大小的二极管连接式PMOS布置304、305、306。在本例子中，第一布置304可以包括W/L比为1/5的一个二极管连接式PMOS晶体管。因此，二极管连接式PMOS晶体管320表示单个单位大小的二极管连接式PMOS晶体管。第二布置305可以由并联的五个单位大小(W/L比为1/5)的二极管连接式PMOS晶体管构成。因此，二极管连接式PMOS晶体管340表示五个单位大小的二极管连接式PMOS晶体管的并联连接组。第三布置306可以由并联的二十五个单位大小(W/L比为1/5)的二极管连接式PMOS晶体管构成。因此，二极管连接式PMOS晶体管360表示二十五个单位大小的二极管连接式PMOS晶体管的并联连接组。使用单位大小的PMOST二极管可以允许简化后端布局设计。应了解，在其它例子中可以使用不同数量的并联连接的二极管连接式PMOS晶体管。尽管在此例子中，并联连接的布置304、305、306由不同数量的并联连接的二极管连接式PMOS晶体管体现，但应了解，可能等效的是提供从第一级301到每一后续级302、303具有增大的W/L比的布置。

在一个或多个例子中，电平移位器200、300可以包括并联连接的二极管连接式PMOS晶体管组以及串联连接的二极管连接式PMOS晶体管链的不同组合。无论在布置204、205、206、304、305、306中的每一个中使用二极管连接式PMOS晶体管的哪种布局，都可以选择所述布置以为跨越级201、202、203的相关联的CMOS反相器布置提供降低的电压降和升高的跳闸电压电平。

在另外的实施例中，可以应用第一和第二示例实施例的原理。图4的示例实施例包括增加滞后的例子。通常将滞后增加到数字逻辑电路的输入缓冲器中，以抑制由叠加在缓慢变化的信号上的噪声引起的干扰。

为了实施滞后，需要两个不同电平，其中第一电平限定从低状态到高状态的转换，且另一电平限定从高状态到低状态的转换，其中滞后包括差。可以使用两个单独的CMOS反相器布置来实现这些电平，所述两个单独的CMOS反相器布置均连接以接收第一数字信号。

示例图4的电平移位器布置400包括两个第一级401A和401B。两个第一级包括高触发电平第一级401A和低触发电平第一级401B。在此例子中，存在用于高触发电平第一级401A的第二级402A。不存在与低触发电平第一级401B相关联的第二级。然而，在其它实施例中，高触发电平级可以具有至少一个、两个或更多个级，且低触发电平级可以具有至少一个、两个或更多个级。

高触发电平第一级401A包括一个或多个二极管连接式PMOS(DPMOS)晶体管的布置404A，在此例子中，所述布置404A包括第一和第二串联连接的DPMOS 420、421(但是其它布置也是可能的)。第一DPMOS 420的源极端被配置成耦合到第二电源电压，且第二DPMOS晶体管421的漏极端耦合到高触发电平CMOS反相器布置407A。如在先前例子中，高触发电平CMOS反相器布置407A具有耦合到第二DPMOS421的所述漏极端的第一端和用于耦合到电压基准线107的电压基准端。高触发电平第一级401A的高触发电平CMOS反相器布置407A被配置成从输入端113处接收第一数字输出信号，且在410处提供高触发电平输出信号。根据本文中的原理，可以包括一个或多个级，第一数字输出信号在变成为第二组件109提供的第二数字输出信号之前传递通过所述一个或多个级。

在此例子中，高触发电平第一级401A的高触发电平CMOS反相器布置407A在411处提供中间高触发电平信号，所述信号被传递到第二高触发电平级402A的第二高触发电平CMOS反相器布置408A。因此，是第二高触发电平CMOS反相器布置408A在410处输出高触发电平输出信号。

电平移位器400包括低触发电平第一级401B，与所有实施例一致，所述低触发电平第一级401B包括一个或多个DPMOS晶体管422的布置404B和低触发电平CMOS反相器布置407B。DPMOS晶体管422的源极端被配置成耦合到第二电源电压111，并且DPMOS晶体管422(因为在此级中只有一个晶体管，而不是两个或更多个晶体管的链)的漏极端耦合到低触发电平CMOS反相器布置407B。低触发电平CMOS反相器布置407B具有耦合到所述漏极端的第一端和用于耦合到电压基准的电压基准端。

低触发电平第一级401B的低触发电平CMOS反相器布置407B还被配置成从输入113接收第一数字输出信号，并且在412处提供低触发电平输出信号作为输出。

高触发电平和低触发电平CMOS反相器布置407A、408A、407B可以各自包括PMOS晶体管413、415，所述PMOS晶体管413、415具有用于直接或间接地耦合到一个或多个DPMOS晶体管的相应布置404A、405A、404B的源极端，以及直接或间接地连接到NMOS晶体管414、416的漏极端的漏极端，并且其中NMOS晶体管的源极端用于直接或间接地耦合到107处的基准电压。如在先前例子中，到高触发电平和低触发电平CMOS反相器布置407A、408A、407B的输入可以包括构成的PMOS和NMOS晶体管的栅极端，且输出包括在连接的漏极端之间的节点。

在至少第一级401A的高触发电平CMOS反相器布置407A中，PMOS晶体管413的宽长比(例如，10/1)大于NMOS晶体管414的宽长比(例如，2/2)。因此，PMOS 413可被视为强，而NMOS 414可被视为弱。

在低触发电平CMOS反相器布置407B中，NMOS晶体管416的宽长比(例如，10/1)大于PMOS晶体管415的宽长比(例如，2/2)。因此，PMOS 415可被视为弱，而NMOS 416可被视为强。

低触发电平CMOS反相器布置407B和高触发电平CMOS反相器布置407A中的PMOS与NMOS之间的强度差提供了用于实施滞后的不同的跳闸电压电平。另外，布置404A和404B的DPMOS晶体管可以不同地按比例调整以支持不同的触发电平。因此，布置404A的DPMOS晶体管的宽长比可以大于布置404B的DPMOS晶体管的宽长比。

电平移位器400另外包括锁存器417，以将410处的高触发电平输出信号与412处的低触发电平输出信号组合，从而在418处提供组合的数字信号。418处的组合的数字信号由逻辑反相器419接收，所述逻辑反相器419还被配置成并输出所述组合的数字信号的反相版本，所述反相版本包括第二数字信号，用于由第二电路组件109接收。在其它例子中，第二电路组件109可以连接到输出437，且可以按比例调整两个或更多个反相器以驱动437处的特定负载。在此例子中，可以使用两个具有增大的电流驱动能力或“强度”的反相器。

在此例子和一个或多个例子中，电平移位器布置包括高触发电平第二级402A。然而，在一个或多个例子中，第二级可以由例如CMOS逻辑反相器的逻辑反相器代替。因此，无论被实施为级(且由此包括串联连接的DPMOS晶体管以及第二电源与基准电压之间的CMOS反相器布置)还是被实施为CMOS逻辑反相器，图4的实施例都可以实现高触发电平第一级401A的输出的逻辑反相。因此，第二级402A或替代逻辑反相器用于使来自高触发电平CMOS反相器布置407A的输出的信号极性反相，以使高触发电平信号与端113处的第一数字输出信号同相，而来自低触发电平CMOS反相器布置407B的低触发电平输出信号与端113处的第一数字输出信号不同相。

在图4的例子中，锁存器417包括第一分支430和第二分支431。每一分支包括在一端处耦合到线111处的第二电压供应的端，以及在另一端处耦合到线107处的电压基准的端。第一分支430包括PMOS晶体管432，且第二分支包括PMOS晶体管433。因为PMOS 432的栅极端耦合到PMOS 433的漏极端，并且PMOS 433的栅极端耦合到PMOS 432的漏极端，所以每一分支的PMOS晶体管432、433交叉耦合。

分支430和431各自包括NMOS晶体管。在第一分支430中提供第一NMOS晶体管434以在其栅极端处接收低触发电平输出信号，并且在第二分支431中提供第二NMOS 435以在其栅极端处接收高触发电平输出信号。从第一和第二分支中的一个分支的节点436提供组合的数字信号；在此情况下，所述一个分支是第二分支431。因此，节点436在交叉耦合的PMOS晶体管432或431中的一个与同一分支430、431的所述第一或第二NMOS晶体管434或436中的相应一个之间。

因为锁存器417不仅将两个信号组合成单个输出，还生成全摆幅输出信号以减少对如提供前述递变的多个级的需要，所以使用所述锁存器417可能是有利的。

在一个或多个实施例中，CMOS反相器布置407A的第一串联连接的DPMOS 420、第二串联连接的DPMOS 421和PMOS中的一个或多个可以具有耦合成接收第二电源电压的背栅极端。应了解，在图4中，连接438向第二DPMOS 421和PMOS晶体管413的背栅极端提供第二电源电压。在一个或多个实施例中，CMOS反相器布置407B的第一串联连接的DPMOS 423、第二串联连接的DPMOS 424和PMOS 415中的一个或多个可以具有耦合成接收第二电源电压的背栅极端。

示例图4的实施例可以有利地提供滞后。然而，通过图5的示例实施例，可以在没有高和低触发电平级的复杂性的情况下实现滞后。

示例图5示出具有三个级的电平移位器500，所述三个级包括第一级501、第二级502和第三级503。每一级501-503包括一个或多个DPMOS晶体管的布置508、512、514，所述布置与CMOS反相器布置516、517、518串联耦合在第二电压供应111与基准电压(即地107)之间。在输出507处提供第二输出信号之前，电平移位器500还任选地包括一个或多个CMOS逻辑反相器-在此例子中为三个CMOS逻辑反相器，包括504、505、506。

一般来说，应了解，图5的电平移位器500可以具有至少两个级501、502、503和零，至少一个或至少两个CMOS逻辑反相器504、505、506。

第一级501的DPMOS布置508包括第一DPMOS晶体管510和第二DPMOS晶体管511(其可以如先前例子中那样指示多个并联连接的DPMOS)。第二级502的DPMOS布置512包括单个DPMOS晶体管513(或多个并联连接的DPMOS)。第三级503的DPMOS布置514包括单个DPMOS晶体管515(或多个并联连接的DPMOS)。

在此例子中，通过存在开关520来提供滞后，所述开关520被配置成通过选择性地提供可接通和关断的替代电流路径来使第一布置508的一个或多个二极管连接式PMOS晶体管510、511短路。在此例子中，开关520被配置成选择性地使第二DPMOS 511短路。开关由第二级502的CMOS反相器布置的输出控制。这种设置可以有利地在降低复杂性的情况下提供滞后。

开关520可以包括晶体管，例如PMOS晶体管，其源极端耦合到DPMOS晶体管511中的一个的源极端，且漏极端耦合到同一DPMOS晶体管511的漏极端。根据提供的级数，开关510的栅极端在521处耦合到第二CMOS反相器布置517的输出以接收第二数字输出信号或第二与第三级之间的中间数字输出信号。

在一个或多个例子中，第二DPMOS晶体管511的背栅极端(即，被开关短路的一个或多个晶体管)可以在线111处耦合到第二电源电压。在一个或多个例子中，开关520的背栅极端可以在线111处耦合到第二电源电压。示出提供背栅极连接的连接528。

一般来说，对于任一个实施例，DPMOS晶体管中的至少一个的背栅极端可以在111处耦合到第二电源电压，所述第二电源电压可以有利地用于控制CMOS反相器布置516、517、518的触发电平。

在一个或多个例子中，第一CMOS反相器布置516包括与NMOS晶体管523串联连接的PMOS晶体管522，并且其中PMOS晶体管522在其源极端与其背栅极端之间具有连接524。可以提供这种连接524以减小体效应的影响。

因此，在使用中，第一CMOS反相器布置516在其组成的PMOS和NMOS晶体管522、523的栅极端处接收第一数字输出信号。来自连接的漏极端之间的节点的输出用于驱动第二CMOS反相器布置517。第二CMOS反相器布置517又驱动第三CMOS反相器布置518。在此例子中，第三CMOS反相器布置是最后一级，且提供其输出以驱动三个CMOS反相器504、505、506，所述CMOS反相器的大小设定成恰当地驱动在507处连接的特定负载(所述负载可以被视为电平移位器的额外的级)。如所提及，使用开关520来实现滞后，所述开关520使DPMOS 511短路且由第二CMOS反相器布置517的输出驱动。因此，当525处的第一输出信号的电压开始为低时，DPMOS晶体管511短路，且提供的触发或跳闸电平高于当525处的第一输出信号为高时的触发或跳闸电平。在第二状态下，当525处的第一输出信号为高时，开关520断开且DPMOS511不短路，因此提供的触发或跳闸电平较低。

因此，第一DPMOS布置508的选择性短路提供滞后。

示例图6示出包括一个级601和三个CMOS反相器602、603和604的另外的实施例。级601具有与先前实施例中相同的一般结构。

然而，在图6的例子中，电平移位器布置600包括用于高电压保护的NMOS晶体管605。NMOS晶体管605具有用于接收第一数字输出信号的漏极端606，以及用于在第一数字输出信号传递通过NMOS 605之后向第一级601的CMOS反相器布置608提供第一数字输出信号的源极端607。NMOS晶体管605的栅极端609耦合成在线111处接收第二电源电压。

用于高电压保护的NMOS晶体管605可以包括双扩散金属氧化物半导体DMOS晶体管。在一个或多个例子中，NMOS晶体管包括VDMOS(竖直双扩散金属氧化物半导体)和LDMOS(横向双扩散金属氧化物半导体)晶体管中的一个。

应了解，本文所述实施例中的任一个可以包括用于高电压保护的所述NMOS晶体管605。使用NMOS晶体管605可以产生非常大的输入电压范围。NMOS晶体管605将限制第一CMOS反相器布置608的PMOS和NMOS的栅极端处的电压，且可以由此避免损坏这些组件的栅极氧化物。应了解，由于NMOS晶体管605的阈值电压，第一CMOS反相器布置608的PMOS和NMOS的栅极端处的电压将保持远低于第二电源电压。在一个或多个例子中，例如通过在第一DPMOS布置610中使用串联连接的DPMOS，可以添加另外的组件或布置以避免静态电流在第一级601中流动。

示例图7与示例图6基本上相同，然而，在此例子中，提供了两个级701、702以及两个CMOS反相器703和704。

已经发现使用NMOS晶体管605不会阻止小输入电压下的操作，并且串联连接的DPMOS晶体管710可有效地防止这种操作条件期间的静态电流消耗。因此，具有用于高电压保护的NMOS晶体管和至少一个或至少两个级601、701、702的电平移位器600可以提供具有真正宽的输入电压范围的“输入缓冲器”。

应了解，电平移位器200、300、400、500、600、700可以被视为“输入缓冲器”，其促进来自不同电压域的数字信令的通过并提供数字信令的电压电平的修改。

示例图8示出包括如本文所述的实施例108、300、400、500、600中的任一个的设备的无线通信装置800。

应了解，据称将耦合的任何组件可以直接或间接地耦合或连接。在间接耦合的情况下，可以在据称将耦合的两个组件之间安置额外的组件。

在本说明书中，已经依据选定的细节集合而呈现示例实施例。然而，本领域的普通技术人员将理解，可以实践包括这些细节的不同选定集合的许多其它示例实施例。希望所附权利要求书涵盖所有可能的示例实施例。