一种用于小数分频锁相环中的改进型脉冲吞咽分频器及分频方法
阅读说明：本技术 一种用于小数分频锁相环中的改进型脉冲吞咽分频器及分频方法 (Improved pulse swallowing frequency divider and frequency dividing method for fractional frequency division phase-locked loop ) 是由 江金光 严培辉 于 2021-01-29 设计创作，主要内容包括：本发明涉及一种用于小数分频锁相环中的改进型脉冲吞咽分频器及分频方法,该结构包含一个4/5预分频器、一个可编程计数器和一个吞咽计数器,通过一个负载信号,实现了可编程计数器和吞咽计数器的同步设置功能。本发明避免了现有技术中存在的SR锁存器故障、分频比错误等问题,且MC延迟τ-(MC)非常低,最大输入频率可达7.04GHz,同时,受益于分频电路结构和TSPC结构的DFF,本发明的功耗也更低,非常适合高频低功耗的应用场景。(The invention relates to an improved pulse swallowing frequency divider and a frequency dividing method for a fractional frequency division phase-locked loop, the structure comprises an 4/5 prescaler, a programmable counter and a swallowing counter, and the synchronous setting function of the programmable counter and the swallowing counter is realized through a load signal. The invention avoids the problems of SR latch failure, frequency dividing ratio error and the like in the prior art, and MC delays tau MC The frequency divider has the advantages that the frequency divider is very low, the maximum input frequency can reach 7.04GHz, and meanwhile, the frequency divider has the benefit of DFF of a frequency dividing circuit structure and a TSPC structure, so that the power consumption is lower, and the frequency divider is very suitable for application scenes of high frequency and low power consumption.)
技术领域
本发明涉及一种用于小数分频锁相环中的改进型脉冲吞咽分频器及分频方法。
背景技术
近年来小数分频频率合成器设计成为了一个热门的研究领域，其被广泛应用在需要高精度频率源的设备中，比如全球导航卫星系统(Global Navigation SatelliteSystem,GNSS)射频接收机，高精度基站以及手机射频收发芯片等。而分频器作为小数分频频率合成器中的重要组成部分，对其的性能要求更高，因此，非常有必要设计具有更高工作速度和更低功耗的小数分频器。脉冲吞咽分频器工作速度受模式控制信号的延迟时间限制，为了提高工作速度，第一类方法是通过D触发器对模式控制信号进行重新计时来降低延迟时间的大小，然而由于模式控制信号的设置和复位由不同信号触发，这种结构固有一个分频比偏移。第二类方法通过单个信号触发模式控制信号解决了这个问题，随之而来的是SR锁存器可能出现故障、延迟时间增加等问题。第三类方法通过去除SR锁存器避免了第二类方法中的问题，但是增加了电路的复杂度和功耗。
发明内容
为了解决现有方法中存在的问题，得到工作快、低功耗的吞脉冲分频器，本发明提供一种用于小数分频锁相环中的改进型脉冲吞咽分频器，其特征在于：包含一个4/5预分频器，一个脉冲计数器和一个吞咽计数器；所述4/5预分频器，脉冲计数器、吞咽计数器依次连接形成闭环，通过一个整形后的窄脉冲信号，实现了脉冲计数器和吞咽计数器的同步设置。
在上述的一种用于小数分频锁相环中的改进型脉冲吞咽分频器，4/5预分频器包含三个D触发器，分别为DFF0，DFF1，DFF2；输入信号CLK输入进DDF0中，然后其输出信号qb连接DFF1的d端口，同时时钟信号输入进DFF1的c端口，DFF1的输出端口q连接到DFF2的时钟端口c上，最后三个DFF通过一个三输入与非门连接；三个DFF均采用了真单相时钟结构降低了功耗，每个D触发器结构相同，包括5个PMOS管和6个NMOS管相连接，其中输入时钟信号CLK连接到一个PMOS和输出NMOS管上，通过d0端口控制输入信号，输出信号通过qb端口输出；在MC＝0的情况下，DFF0的输入d1设为高电平，表现为一个二分频D触发器；在MC＝1的情况下，DFF0的输入d1受qb1和q2控制；当qb1＝1且q2＝1时，DFF0的输出保持两个时钟周期的高电平。
在上述的一种用于小数分频锁相环中的改进型脉冲吞咽分频器，4/5预分频器具有同步逻辑与异步逻辑的混合模式，包括当MC＝0时，同步逻辑单元将输入信号二分频，然后通过异步的二分频电路，将输入信号四分频；当MC＝1时，输出信号反馈到输入端，同步逻辑单元将变为三分频，总分频比为五分频。
在上述的一种用于小数分频锁相环中的改进型脉冲吞咽分频器，
吞咽计数器包括一个脉冲发生器，一个B计数器，一个SR锁存器和一个DFF触发器；脉冲发生器输出整形后的脉冲信号pulse，然后输入B计数器和SR锁存器中，B计数器输出Bout信号到SR锁存器中出发SR锁存器输出SR_Q信号，该信号最后通过DFF触发器输出MC信号；
脉冲发生器包括：一个PMOS管、一个NMOS管、一个三输入与非门和7个非门延时单元；输入信号经过PMOS管后，电压经过与非门，利用与非门控制电压信号导通，当电压信号通过与非门后再流经非门延时单元D1后输出；
B计数器包括：两个计数单元，计数单元之间通过一个计数单元的输出q端口输入到另一个计数单元的输入c端口；
SR锁存器包括：两个二输入或非门，两个或非门的输出相互连接，其输入分别连接到Bout和pulse上，输出连接到SR_Q上。
在上述的一种用于小数分频锁相环中的改进型脉冲吞咽分频器，脉冲发生器模块用于重塑LOAD信号并且产生一个窄脉冲信号来设置B计数器；其中脉冲发生器的输出端口插入到延时单元D1和延时单元D2之间，输入脉冲信号只通过了与非门NAND和延时单元D1，降低脉冲发生器的响应时间。
在上述的一种用于小数分频锁相环中的改进型脉冲吞咽分频器，当分频器工作在最高频率时，脉冲宽度不得大于PSO信号的四分之一周期，脉冲过宽会导致错误的分频比并降低分频器的工作速度；脉冲过窄可能会导致SR锁存器故障，需要调整脉冲信号的宽度至一个合适的范围。
一种用于小数分频锁相环中的改进型脉冲吞咽分频方法，其特征在于：包括：
步骤1、输入信号CLK经过4/5预分频后输出时钟信号PSO，该信号分别输入到计数器A、计数器B、触发器DFF1和触发器DFF2中；在4/5预分频器中，当MC＝0时，同步逻辑单元使输入信号二分频，然后通过异步的二分频电路，得到总分频比为4；当MC＝1时，输出信号反馈到输入端，同步逻辑单元将变为三分频，总分频比为5；
步骤2、PSO信号输入到计数器A后输出Aout信号，然后触发器DFF1经时钟信号PSO触发后输出LOAD信号，该信号被分成三部分，一部分反馈至计数器A用于重新装载计数器A的值，使其计数值重新归零，一部分输入至脉冲器中，最后一部分则被当作输出信号；
步骤3、LOAD信号输入至脉冲器后，经脉冲器整形使输入的LOAD信号变成窄脉冲信号；该信号一部分输入到计数器B中，另一部分输入至SR锁存器中；计数器B在pulse信号和PSO时钟信号的触发下，其输出Bout信号；然后SR锁存器被pulse信号和Bout信号触发后输出SR_Q信号；SR_Q信号输入至触发器DFF2中，在时钟信号PSO的出发下输出控制信号MC，该信号被用于控制4/5预分频器，实现对CLK输入信号的4分频或者5分频。
本发明设计了一种用于小数分频锁相环中的改进型脉冲吞咽分频器，与现有技术相比，本发明避免了现有技术中存在的SR锁存器故障、分频比错误等问题，且MC延迟时间非常低，最大输入频率可达7.04GHz，同时，受益于分频电路结构和TSPC结构的DFF，本发明的功耗也更低，非常适合高频低功耗的应用场景。
附图说明
附图1是改进型脉冲吞咽分频器结构示意图。
附图2是改进型脉冲吞咽分频器的时序图。
附图3(a)是4/5预分频器结构框图。
附图3(b)是4/5预分频器状态图(MC＝0时)。
附图3(c)是4/5预分频器状态图(MC＝1时)。
附图4是提出的吞咽计数器示意图。
附图5是脉冲发生器示意图。
附图6是基于改进型脉冲吞咽分频器的小数分频锁相环芯片显微图。
附图7是脉冲吞咽分频器的仿真结果。
附图8是测试与仿真功耗与输入频率关系图。
具体实施方式
附图1和附图2依次为改进型脉冲吞咽分频器结构和时序图，该结构包含一个4/5预分频器、一个可编程计数器(A)和一个吞计数器(B)，通过一个负载(LOAD)信号，实现了脉冲计数器和吞咽计数器的同步设置功能。如果负载(LOAD)的下降沿比PSO的上升沿晚到，如图2中的过程①所示，将导致B计数器计数出错。为了解决这个问题，本发明设计了一个脉冲发生器插入到在DFF1和B计数器之间，对负载(LOAD)进行重塑，从而产生一个脉冲信号。从图2中的红圈部分可以看到，脉冲信号的下降沿比PSO的上升沿早到。
本发明采用0.18μmCMOS工艺制造，应用在GNSS接收机中。该锁相环的有源面积为0.64mm2，吞脉冲分频电路面积为0.054mm2。在工艺角和温度27℃条件下，可在7.04GHz的频率下工作。在0.5GHz的最小输入频率下，测试和仿真的功耗分别为0.72mW和0.51mW。在7.04GHz的最大工作频率下，测试和仿真的功耗为7.59mW和6.53mW。
在传统结构中，Aout的下降沿可能比Bout的早到，导致分频器的分频比错误。而在改进型吞脉冲分频器对传统结构进行了改进。第一，脉冲信号重置了Bout信号并且在脉冲信号和Bout信号的下降沿之间产生了一个时间间隔Δt，如图2中的蓝色过程②所示。它保证了脉冲的下降沿总是比Bout的晚到。第二，MC的设置和重置是由单个Bout信号触发的，如图2中的过程③和④所示。因此，总分频比为PA+B。这种无偏移结构极大地简化了小数分频锁相环中Σ-Δ调制器和脉冲吞咽计数器之间的接口逻辑。第三，该结构采用了D触发器的新MC方案，如图2所示，增加了MC的时序余量，大大降低了延迟时间，使分频器的工作速度大大提高。这一特性优于以往的重定时结构。
附图3共有3张图，图(a)为4/5预分频器结构框图，图(b)和图(c)依次为MC＝0时的状态图和MC＝1时的状态图。本设计中的4/5预分频器具有同步逻辑和异步逻辑的混合模式。当MC＝0时，同步逻辑单元使输入信号二分频，然后通过异步的二分频电路，得到为4的总分频比。当MC＝1时，输出信号反馈到输入端，同步逻辑单元将变为三分频，总分频比为5。
4/5预分频器包含3个DFF(D触发器)，分别为DFF0，DFF1，DFF2。这些DFF的实现采用真单相时钟(TSPC)结构降低功耗。DFF的输出定义为qb0,q1和q2，分频器状态定义为：“qb0q1q2”，下一个状态用qb0 +＝qb0’,q1 +＝qb0以及q2 +＝qb2*q1+q2*q1’来计算。在MC＝0的情况下，DFF0的输入d1设置为高电平，表现为一个二分频DFF，如图3(a)所示。输出信号PSO＝q2’，为q2的反相。如图3(b)所示的四种允许状态，阴影状态表示PSO＝1的状态。在MC＝1的情况下，DFF0的输入d1受qb1和q2控制。当qb1＝1且q2＝1时，DFF0的输出保持两个时钟周期的高电平。如图3(c)的状态图所示，五次状态转换为一个周期。4/5分频器最高可在7.04GHz的输入时钟频率下工作。
附图4为本发明提出的吞咽计数器示意图，其由一个脉冲发生器，一个B计数器，一个SR锁存器和一个DFF组成。脉冲发生器模块用于重塑LOAD信号并且产生一个窄脉冲信号来设置B计数器。如果脉冲宽度太宽，脉冲信号的下降沿会比PSO信号的上升沿到的晚，这样会导致错误的分频比并且降低分频器的工作速度。因此，当分配器工作在最高频率时，脉冲宽度不能大于PSO信号的四分之一周期。另一方面，如果脉冲宽度太窄，可能会导致脉冲信号的下降沿比Bout信号到的早，导致SR锁存器故障。因此，有必要调整脉冲信号的宽度至一个合适的范围。
附图5为脉冲发生器示意图，为了减少脉冲响应时间，本发明将脉冲的输出端口插入到延时单元D1和D2之间，如图6所示。在这个电路里脉冲信号只通过了NAND和D1，显著降低了脉冲发生器的响应时间。
附图6为基于改进型脉冲吞咽分频器的小数分频锁相环芯片显微图，该结构采用0.18μm CMOS工艺制造，应用在GNSS接收机中。其中，锁相环的有源面积为0.64mm2，而脉冲吞咽分频器电路面积仅为0.054mm2。
附图7为脉冲吞咽分频器的仿真结果，在工艺角快速、温度27℃的条件下，分频器可在7.04GHz的频率下工作，仿真中既没有观察到SR锁存器的故障也没有观察到不想要的分频比。
附图8为在分频比为59时测量和仿真的功耗与输入频率的关系图。在最小输入频率0.5GHz下，测量和仿真结果的功耗分别为0.72mW和0.51mW。一般情况下，当输入频率增加时，功耗也会增加。而在本结构中，即使输入频率高达7.04GHz，测量结果和仿真结果的功耗也仅有7.59mW和6.53mW。
表1性能参数
表1给出了本发明的各项性能参数。提出结构的MC延迟τMC非常低，只有120ps，最大的输入频率fin；max可以达到7.04GHz。此外，受益于分频电路结构和TSPC结构DFF，功耗也非常低，仅有7.59mW。总之，本发明非常适合于高频低功耗的应用场景。
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