SerDes模块时钟网络架构
阅读说明：本技术 SerDes模块时钟网络架构 (SerDes module clock network architecture ) 是由 项圣文 刘应 于 2020-12-18 设计创作，主要内容包括：本发明提供了一种SerDes模块时钟网络架构,包括参考时钟输入端口,多个数据传输通道,若干用户逻辑接口,若干分频支路和锁相环；所述参考时钟输入端口接收输入时钟并输送到所述锁相环,所述锁相环接收所述输入时钟并输出PLL输出时钟信号,所述PLL输出时钟信号输送到多个数据传输通道,以及,所述PLL输出时钟信号输送到所述分频支路、经分频后输出用户接口时钟并输送到用户逻辑接口；所述分频支路与所述用户逻辑接口一一对应。本发明的SerDes模块时钟网络架构,SerDes内部的PLL输出时钟信号给内部专用通道(数据传输通道)时,同时也分出若干分频支路,经过分频之后,输出给用户逻辑接口提供给FPGA使用。(The invention provides a SerDes module clock network architecture, which comprises a reference clock input port, a plurality of data transmission channels, a plurality of user logic interfaces, a plurality of frequency division branches and a phase-locked loop, wherein the reference clock input port is connected with the data transmission channels; the reference clock input port receives an input clock and transmits the input clock to the phase-locked loop, the phase-locked loop receives the input clock and outputs a PLL output clock signal, the PLL output clock signal is transmitted to a plurality of data transmission channels, and the PLL output clock signal is transmitted to the frequency division branch, frequency-divided, and then outputs a user interface clock and transmits the user interface clock to a user logic interface; the frequency division branches correspond to the user logic interfaces one to one. According to the SerDes module clock network architecture, when a PLL (phase locked loop) in the SerDes outputs a clock signal to an internal special channel (data transmission channel), a plurality of frequency division branches are also divided, and the frequency division branches are output to a user logic interface and provided for an FPGA (field programmable gate array) to use.)
【技术领域】
本发明涉及集成电路芯片技术领域，尤其涉及一种SerDes模块时钟网络架构。
【背景技术】
当前SerDes(Serializer/Deserializer，串行器/解串器)内部的PLL(PhaseLocked Loop，锁相环)一作为SerDes内部通道的专用时钟使用，不能独立于通道作为独立的PLL输出时钟提供给FPGA(Field Programmable Gate Array，可编辑逻辑门阵列)使用。
现有技术不足在于，当前SerDes的时钟网络架构使PLL的功能应用受限，只能与SerDes内部通道绑定使用，从而对FPGA需多个PLL产生多个时钟的场景使用受限，特别是当SerDes功能不使用的时候，造成SerDes内部的PLL资源浪费。
【
发明内容
】本发明的目的在于提供了一种SerDes模块时钟网络架构，以充分利用SerDes内部的PLL时钟资源。
为达到上述目的，本发明提供了一种SerDes模块时钟网络架构，包括参考时钟输入端口，多个数据传输通道，若干用户逻辑接口，若干分频支路和锁相环；所述参考时钟输入端口接收输入时钟并输送到所述锁相环，所述锁相环接收所述输入时钟并输出PLL输出时钟信号，所述PLL输出时钟信号输送到多个数据传输通道，以及，所述PLL输出时钟信号输送到所述分频支路、经分频后输出用户接口时钟并输送到用户逻辑接口；所述分频支路与所述用户逻辑接口一一对应。
优选的，所述分频支路为2个，所述用户逻辑接口为2个。
优选的，每个所述分频支路的分频系数均独立。
优选的，所述分频系数为小数分频或整数分频。
优选的，所述分频系数可参数配置。
优选的，所述锁相环与所述多个数据传输通道为分离结构。
本发明的有益效果在于：提供了一种SerDes模块时钟网络架构，SerDes内部的PLL输出时钟信号给内部专用通道(数据传输通道)时，同时也分出若干分频支路，经过分频之后，输出给用户逻辑接口提供给FPGA使用。
【附图说明】
图1为本发明实施例SerDes模块时钟网络架构的结构图。
【
具体实施方式
】
为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本说明书技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明实施例提供一种SerDes模块时钟网络架构，包括参考时钟输入端口，多个数据传输通道，若干用户逻辑接口，若干分频支路和锁相环。
所述参考时钟输入端口接收输入时钟并输送到所述锁相环，所述锁相环接收所述输入时钟并输出PLL输出时钟信号，所述PLL输出时钟信号输送到多个数据传输通道，以及，所述PLL输出时钟信号输送到所述分频支路、经分频后输出用户接口时钟并输送到用户逻辑接口；所述分频支路与所述用户逻辑接口一一对应。
本发明的SerDes模块时钟网络架构，SerDes内部的PLL输出时钟信号给内部专用通道(数据传输通道)时，同时也分出若干分频支路，经过分频之后，输出给用户逻辑接口以提供给FPGA使用。
在其中一个实施例中，每个所述分频支路的分频系数均独立。
优选的，所述分频系数为小数分频或整数分频。
优选的，所述分频系数可参数配置。
在其中一个实施例中，所述锁相环与所述多个数据传输通道为分离结构。由于锁相环与多个数据传输通道之间采用分离结构，从而锁相环可独立被调用，不受通道绑定限制。其中，所述分频支路作为PLL的一个部分集成到PLL，以作为PLL的时钟输出支路。
本发明实施例提供的SerDes模块时钟网络架构，可更充分利用SerDes内部的PLL时钟资源，对PLL资源紧张的场景非常有用。
如图1所示，本发明又一实施例提供一种SerDes模块时钟网络架构，包括参考时钟输入端口ref_clk，多个数据传输通道，若干用户逻辑接口use_clk，若干分频支路为分频支路一div、以及锁相环PLL0。
本实施例中，用户逻辑接口为2个，为用户逻辑接口一use_clk1和用户逻辑接口二use_clk2；分频支路为2个，为分频支路一div1和分频支路二div2；数据传输通道为4个，为数据传输通道LANE0、LANE1、LANE2、LANE3。
所述参考时钟输入端口ref_clk接收输入时钟并输送到所述锁相环PLL0，所述锁相环PLL0接收所述输入时钟并输出PLL输出时钟信号PLL_clk，所述PLL输出时钟信号PLL_clk输送到多个数据传输通道，以及，所述PLL输出时钟信号PLL_clk输送到分频支路一div1和分频支路二div2、经分频后输出用户接口时钟use_clk0和use_clk1并分别输送到用户逻辑接口一use_clk1和用户逻辑接口二use_clk2；所述分频支路与所述用户逻辑接口一一对应。
本发明的SerDes模块时钟网络架构，SerDes内部的PLL输出时钟信号给内部专用通道(数据传输通道)时，同时也分出2个分频支路，经过分频之后，输出给用户逻辑接口以提供给FPGA使用。
优选的，所述分频系数为小数分频或整数分频。其中，锁相环PLL用于分频支路的时钟输出，PLL具备输出多路时钟，并进行小数分频。即，PLL输出小数分频和整数分频。
优选的，所述分频系数可参数配置。具体的，参数通过静态寄存器参数设置值或者通过寄存器配置接口进行配置。
在其中一个实施例中，所述锁相环与所述多个数据传输通道为分离结构。由于锁相环与多个数据传输通道之间采用分离结构，从而锁相环可独立被调用，不受通道绑定限制。其中，所述分频支路作为PLL的一个部分集成到PLL，以作为PLL的时钟输出支路。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
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