具体实施方式

以下说明内容的技术用语参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书的说明或定义为准。

本发明的揭露内容包含靴带式开关。由于本发明的靴带式开关所包含的部分组件单独而言可能为已知组件，因此在不影响本发明的充分揭露及可实施性的前提下，以下说明对于已知组件的细节将予以节略。

图2为本发明一实施例的靴带式开关的电路图。靴带式开关100经由输入端IN接收输入电压Vin，并且经由输出端OUT输出输出电压Vout。靴带式开关100包含开关110、开关120、开关130、开关140、开关150、开关160、开关170以及自举电容C_b。开关110、开关120、开关130、开关140、开关150、开关160及开关170可以分别以晶体管M1、晶体管M7、晶体管M2、晶体管M3、晶体管M8、晶体管M4及晶体管M11实作。每个晶体管具有一第一端、一第二端以及一控制端，第一端及第二端也是该晶体管所形成的开关的两端。对MOSFET而言，第一端可以是源极或漏极的其中一者，第二端是另一者，而控制端是栅极。对BJT而言，第一端可以是集极(collector)或射极(emitter)的其中一者，第二端是另一者，而控制端是基极(base)。

如图2所示，在一些实施例中，晶体管M1的控制端与晶体管M7的控制端互相电连接，两者更与晶体管M11的第一端电连接。晶体管M1以第二端接收输入电压Vin，并且从第一端输出输出电压Vout。晶体管M7的第一端接收输入电压Vin，而晶体管M7的第二端电连接自举电容C_b的第一端。晶体管M2的第一端耦接自举电容C_b的第一端，且晶体管M2的第二端耦接第一参考电压(在图2的例子中为接地电平)。晶体管M3的第一端耦接自举电容C_b的第二端，且晶体管M3的第二端耦接第二参考电压(在图2的例子中为电源电压VDD)。晶体管M8的第一端耦接晶体管M1的控制端、晶体管M7的控制端以及晶体管M11的第一端，且晶体管M8的第二端耦接自举电容C_b的第二端。晶体管M4的第一端耦接第一参考电压，且晶体管M4的第二端耦接晶体管M1的控制端、晶体管M7的控制端以及晶体管M11的第一端。晶体管M11的第一端电连接晶体管M1的控制端及晶体管M7的控制端，而晶体管M11的第二端耦接第二参考电压(在图2的例子中为电源电压VDD)。

开关130、开关140、开关150、开关160根据频率Φ1及Φ1b而呈现导通(晶体管开启)或不导通(晶体管关闭)。图3显示频率Φ1及Φ1b的一个例子，频率Φ1为频率Φ1b的反相。受频率Φ1及Φ1b的控制，靴带式开关100交替操作于第一频率相位Ph1(频率Φ1为低电平而频率Φ1b为高电平)及第二频率相位Ph2(频率Φ1为高电平而频率Φ1b为低电平)。开关170受频率Φp控制。在一些实施例中，频率Φp在第二频率相位Ph2开始后的预设时间T1内为低电平，如图3的频率Φp1所示。在其他的实施例中，频率Φp在第一频率相位Ph1结束前的预设时间T1内为低电平，如图3的频率Φp2所示。换言之，开关170在第一频率相位Ph1转换为第二频率相位Ph2的转换时点的前后该预设时间T1内导通，使得于该预设时间T1内晶体管M1的控制端及晶体管M7的控制端的电位实质上等于第二参考电压(VDD)。在一些实施例中，预设时间T1可以设计为第二频率相位Ph2开始后，至晶体管M8完全导通所需要的时间；晶体管M8完全导通是指晶体管M8的第一端及第二端实质上等电位。以下将详细介绍靴带式开关100的操作细节。

在一些实施例中，开关170亦可称作目标开关。

参考图2及图3。在第一频率相位Ph1期间，开关160、开关130及开关140导通，且开关150不导通。当开关160导通时，晶体管M1的控制端及晶体管M7的控制端上的电压实质上等于第一参考电压，使得开关110及开关120不导通。换句话说，当开关170不纳入考虑时(即不考虑预设时间T1)，开关110及开关120在第一频率相位Ph1期间不导通。当开关130及开关140导通时，自举电容C_b两端的电压实质上分别为第一参考电压及第二参考电压。换言之，自举电容C_b在第一频率相位Ph1期间充电，且第一频率相位Ph1结束后自举电容C_b上的跨压Vcb实质上等于第一参考电压及第二参考电压的电压差。

在第二频率相位Ph2期间，开关160、开关130及开关140不导通，且开关150导通。当开关150导通时，晶体管M1及晶体管M7的控制端实质上与自举电容C_b的第二端等电位(即晶体管M1及晶体管M7的控制端与自举电容C_b的第二端具相应的电位)，使得晶体管M1及晶体管M7因为自举电容C_b上的跨压Vcb而开启。当晶体管M7开启时，自举电容C_b的第二端及晶体管M1的控制端的电压实质上等于输入电压Vin与跨压Vcb之和。当晶体管M1开启时，输出电压Vout实质上等于输入电压Vin，亦即靴带式开关100导通。

在开关150由不导通状态转换为导通状态的前或后的预设时间T1内，开关170导通，使得在晶体管M8完全开启之前(亦即晶体管M1的控制端与自举电容C_b的第二端实质上等电位之前)，晶体管M1及晶体管M7的控制端以及晶体管M8的第一端就已经因为开关170的导通而实质上接收第二参考电压。如此一来，晶体管M1、晶体管M7及晶体管M8的寄生电容在晶体管M8完全开启之前就被第二参考电压充电，所以在晶体管M8完全开启之后自举电容C_b不会因为该些寄生电容而流失电荷，靴带式开关100的线性度也因此获得提升。换句话说，因为设置开关170并且精心设计其导通时间，当靴带式开关100导通时，晶体管M1的控制端的电压实质上等于输入电压Vin与跨压Vcb的和，也就是说，晶体管M1的控制端与晶体管M1的第二端的电压差在靴带式开关100的导通期间实质上维持定值(亦即实质上等于跨压Vcb，不随输入电压Vin变化)，因此可以确保靴带式开关100的线性度。

需注意的是，在本实施例中晶体管M7的控制端电连接晶体管M1的控制端，而非由频率Φ1控制，如此的设计可以避免当输入电压Vin与频率Φ1的高或低电平的差值小于晶体管M7的临界电压(threshold voltage)时晶体管M7呈现开启不完全的情形。晶体管M7开启不完全将导致靴带式开关100的线性度下降。

图4显示输入电压Vin及晶体管M1的控制端的电压的一个范例的波形图。曲线310代表输入电压Vin，曲线320代表晶体管M1的控制端的电压。在这个例子中，第一参考电压为接地，第二参考电压为电源电压VDD(＝1.2V)，两者的差值即为自举电容C_b的跨压Vcb。在第一频率相位Ph1期间曲线320的值为0(接地)，而在第二频率相位Ph2期间曲线320的值为输入电压Vin加上电压差Vd，换句话说，电压差Vd是晶体管M1的控制端所获得的自举电压。可以发现，电压差Vd与跨压Vcb相当接近，这代表在自举电容C_b至晶体管M1的控制端的路径上的寄生电容在预设时间T1内已实质上完全被充电，因此在靴带式开关100导通的过程中自举电容C_b上的电荷实质上没有损失。

图5为本发明另一实施例的靴带式开关的电路图。靴带式开关400与靴带式开关100相似，差别在于晶体管M3的控制端耦接晶体管M1的控制端及开关170。如此一来，在第二频率相位Ph2期间，晶体管M3的控制端的电压实质上是输入电压Vin与跨压Vcb的和，而非频率Φ1的电压。这样的设计可以带来以下的好处：因为晶体管M3的寄生电容的两端(晶体管M3的控制端及晶体管M3的第一端或第二端)在第二频率相位Ph2期间具有实质上相等的电压值(亦即输入电压Vin与跨压Vcb之和)，所以在靴带式开关400导通的过程中自举电容C_b上的电荷不会分配到晶体管M3的寄生电容上，也就是说跨压Vcb不会受晶体管M3的寄生电容的影响而降低。

图6为本发明另一实施例的靴带式开关的电路图。相较于与靴带式开关400，靴带式开关500还包含分别由晶体管M10、晶体管M9、晶体管M5及晶体管M6实作的开关180、开关185、开关190及开关195。开关180耦接于晶体管M1的控制端与开关160之间，晶体管M10的控制端耦接第二参考电压。开关185耦接于第二参考电压与晶体管M8的控制端之间，且受到频率Φ1控制。开关190耦接于自举电容C_b的第一端与晶体管M8的控制端之间，且受到频率Φ1控制。开关195耦接于自举电容C_b的第一端与晶体管M8的控制端之间，且晶体管M6的控制端电连接晶体管M1的控制端及晶体管M7的控制端。晶体管M5、晶体管M6、晶体管M9、晶体管M10用来提供靴带式开关500操作过程中的过电压保护，用以延长组件的使用寿命，其动作原理为本技术领域具有通常知识者所熟知，故不再赘述。

继续参阅图6。在没有开关170的情况下，靴带式开关500的导通过程必须经历晶体管M5开启-->晶体管M8开启-->晶体管M1及晶体管M7开启，造成靴带式开关500导通过慢。然而，开关170可解决此问题，因为开关170可以提前改变晶体管M1及晶体管M7的控制端的电压，使得晶体管M1及晶体管M7可以在靴带式开关500在进入导通阶段(亦即第二频率相位Ph2)后实质上立即导通。如此一来，靴带式开关500有更高的反应速度。

图7为本发明另一实施例的靴带式开关的电路图。靴带式开关600与靴带式开关100相似，差别在于靴带式开关600不包含开关170，但更包含电容C_bd、开关610及开关620。电容C_bd的第一端通过开关610耦接至第一参考电压或第三参考电压(亦即Vbias)，电容C_bd的第二端通过开关620耦接至第二参考电压。开关610及开关620分别由频率Φ1b及频率Φ1控制，使得：在第一频率相位Ph1期间，电容C_bd的第一端耦接至第一参考电压且第二端耦接第二参考电压，以及在第二频率相位Ph2期间，电容C_bd的第一端耦接至第三参考电压且第二端不耦接第二参考电压。

需注意的是，晶体管M3的基体(bulk)不与晶体管M3的第一端及第二端电连接，且晶体管M8的基体不与晶体管M8的第一端及第二端电连接。在此实施例中，晶体管M3的基体与晶体管M8的基体都电连接节点Nb(亦即电容C_bd的第二端)，而在其他的实施例中，节点Nb可以只与晶体管M3的基体和晶体管M8的基体的其中一者电连接，而未与节点Nb电连接的基体则电连接同一晶体管的第一端或第二端。

在第一频率相位Ph1期间，电容C_bd充电，且当第一频率相位Ph1结束时电容C_bd的跨压Vcbd实质上等于第二参考电压与第一参考电压的差值。在第二频率相位Ph2期间，节点Nb的电压Vnb为跨压Vcbd与第三参考电压的和(亦即Vnb＝Vcbd+Vbias)。因为节点Nb电连接晶体管M3的基体及/或晶体管M8的基体，所以在第二频率相位Ph2期间电容C_bd的电荷会分配至晶体管M3的寄生电容及/或晶体管M8的寄生电容，换句话说，该些寄生电容会被充电。在第二频率相位Ph2期间以电容C_bd对晶体管M3的寄生电容及/或晶体管M8的寄生电容充电的好处是：晶体管M3的寄生电容及/或晶体管M8的寄生电容不会消耗自举电容C_b上的电荷，因此自举电容C_b的跨压Vcb可以实质上完全施加在晶体管M1的控制端。

由于晶体管M3及晶体管M8皆为P型金属氧化物半导体场效应晶体管(简称PMOS)，因此在第二频率相位Ph2期间当自举电容C_b的第二端的电压随着输入电压Vin变化时，晶体管M3(或晶体管M8)的基体与其漏极或源极可能形成顺向偏压，造成晶体管M3(或晶体管M8)无法正常操作。为了防止上述的情况发生，可以将电压Vnb设计为大于等于自举电容C_b的第二端的电压，亦即Vcbd+Vbias≧Vin+Vcb。在图7的实施例中，Vcbd与Vcb实质上相等(等于第二参考电压与第一参考电压的差值)，所以只要确保Vbias≧Vin即可防止晶体管M3及/或晶体管M8发生顺向偏压。在一些实施例中，第三参考电压(亦即Vbias)可以实质上等于第二参考电压(亦即电源电压VDD)，因为一般而言电源电压VDD≧Vin。

图7的实施例可以跟图2、图5或图6的实施例组合，举例来说，图8所示的靴带式开关700是靴带式开关600与靴带式开关100的组合。本技术领域具有通常知识者可以根据以上的揭露内容来实作靴带式开关600与靴带式开关400的组合以及靴带式开关600与靴带式开关500的组合，故不再赘述。

前述实施例中的PMOS及NMOS可以分别以NMOS及PMOS取代，本技术领域具有通常知识者知道如何顺应地调整频率Φ1、频率Φ1b及频率Φp的相位或电平，以及顺应地调整第一参考电压、第二参考电压及第三参考电压，来实现上示的实施内容。

请注意，前示图标中，组件的形状、尺寸以及比例等仅为示意，供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求范围所界定者为准。

【符号说明】

10、100、400、500、600、700 靴带式开关

101、102、103、104、105、110、120、130、140、150、160、170、180、185、190、195、610、620 开关

106 NMOS

107、C_b 自举电容

VI 输入

VO 输出

V1、V2、V3 电压源

Vin 输入电压

IN 输入端

Vout 输出电压

OUT 输出端

M1～M11 晶体管

VDD 电源电压

Vcb、Vcbd 跨压

Φ1、Φ1b、Φp、Φp1、Φp2 频率

Ph1 第一频率相位

Ph2 第二频率相位

T1 预设时间

310、320 曲线

Vd 电压差

C_bd 电容

Vbias 参考电压

Nb 节点。