一种单粒子加固7相时钟产生电路
阅读说明：本技术 一种单粒子加固7相时钟产生电路 (Single-particle reinforced 7-phase clock generation circuit ) 是由 时飞 李建成 边强 李全利 赵伟 孙洪江 于 2020-12-24 设计创作，主要内容包括：本发明公开了一种单粒子加固7相时钟产生电路,包括：环形移位寄存器、复位检测器和门控缓冲器；环形移位寄存器,用于产生7相时钟信号；门控缓冲器,用于对7相时钟信号进行去毛刺处理后输出,以实现对多相时钟长布线的驱动；复位检测器,用于在出现单粒子效应时,抑制单粒子效应下环形移位寄存器产生的时钟信号异常。本发明通过带有置位、复位功能的触发器级联组成环形移位寄存器架构实现7相时钟输出,同时通过错误检测复位逻辑实现单粒子加固,避免环路受单粒子影响进入非正常循环状态；结构实现简单,附加抖动小,且扩展性强,可通过增加环路中级联触发器数量获得N相时钟输出。(The invention discloses a single-particle reinforced 7-phase clock generation circuit, which comprises: a ring shift register, a reset detector and a gate control buffer; a ring shift register for generating a 7-phase clock signal; the gating buffer is used for carrying out deburring processing on the 7-phase clock signal and then outputting the processed signal so as to drive long wiring of the multiphase clock; and the reset detector is used for inhibiting the clock signal abnormality generated by the annular shift register under the single event effect when the single event effect occurs. According to the invention, 7-phase clock output is realized by forming an annular shift register architecture by cascading triggers with setting and resetting functions, and single event reinforcement is realized by error detection resetting logic, so that a loop is prevented from entering an abnormal cycle state under the influence of single events; the structure is simple to realize, the additional jitter is small, the expansibility is strong, and N-phase clock output can be obtained by increasing the number of cascaded triggers in a loop.)
技术领域
本发明属于集成电路设计技术领域，尤其涉及一种单粒子加固7相时钟产生电路。
背景技术
多相时钟产生电路是实现高速串行通信的关键模块。它能为并串和串并转换模块提供多相位采样或选通信号，通过合理的时钟树布局可为高速串行系统提供高质量的多相时钟信号。
传统DLL架构多相时钟产生电路存在设计复杂、难于加固、频率锁定范围受限、延迟单元引入附加抖动等缺陷，且在受到单粒子影响可能会发生紊乱且无法自恢复，进而引发功能中断，使此作为反馈分频器集成于PLL环路中时，也无法通过PLL环路自调节实现恢复。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供一种单粒子加固7相时钟产生电路，通过带有置位、复位功能的触发器级联组成环形移位寄存器架构实现7相时钟输出，同时通过错误检测复位逻辑实现单粒子加固，避免环路受单粒子影响进入非正常循环状态；结构实现简单，附加抖动小，且扩展性强，可通过增加环路中级联触发器数量获得N相时钟输出。
为了解决上述技术问题，本发明公开了一种单粒子加固7相时钟产生电路，包括：环形移位寄存器、复位检测器和门控缓冲器；
环形移位寄存器，用于产生7相时钟信号；
门控缓冲器，用于对7相时钟信号进行去毛刺处理后输出，以实现对多相时钟长布线的驱动；
复位检测器，用于在出现单粒子效应时，抑制单粒子效应下环形移位寄存器产生的时钟信号异常。
在上述单粒子加固7相时钟产生电路中，环形移位寄存器，包括：7个依次首尾相连的触发器：触发器DFF0、触发器DFF1、触发器DFF2、触发器DFF3、触发器DFF4、触发器DFF5和触发器DFF6；
每个触发器的两个输入端Dn和D'n分别接收前一级触发器的两路输出信号Qn-1和Q'n-1，并输出两对输出信号(Qn，Q'n)和(dQn,dQ'n)；其中，输出信号dQn和dQ'n分别为输出信号Qn和Q'n经过延迟后的信号；
输出信号dQn和dQn'与复位检测检测器相连，以减小环形移位寄存器中节点寄生电容对工作频率范围的影响。
在上述单粒子加固7相时钟产生电路中，
全局信号RSTCHECK与环形移位寄存器中的任意一个触发器的置位端相连，所述任意一个触发器的输出端口初态为“1”；
全局信号RSTCHECK与环形移位寄存器中除所述任意一个触发器之外的其余6个触发器的复位端相连，其余6个触发器的输出端口初态均为“0”。
在上述单粒子加固7相时钟产生电路中，参考时钟信号CLKREF与7个触发器的时钟输入信号端口CK相连；当输入参考时钟信号CLKREF时，各触发器的输出端口初始值通过环形移位寄存器依次进行移位，各触发器的输出端口均为占空比为1:6的时钟信号，以输入的参考时钟信号CLKREF的周期T作为移相基准间隔，相邻两个触发器的输出时延依次差T，生成7相时钟信号。
在上述单粒子加固7相时钟产生电路中，触发器为：带有复位和置位功能的双模D触发器。
在上述单粒子加固7相时钟产生电路中，门控缓冲器，包括：7个缓冲器：缓冲器BUF6、缓冲器BUF5、缓冲器BUF4、缓冲器BUF3、缓冲器BUF2、缓冲器BUF1和缓冲器BUF0；
各缓冲器分别接收一相时钟信号，对接收到的一相时钟信号进行去毛刺处理后输出。
在上述单粒子加固7相时钟产生电路中，缓冲器，包括：双路门控单元和反相门；其中，双路门控单元和反相门由PMOS管和NMOS管组成；PMOS管包括：PM1和PM2，NMOS管包括：NM1和NM2；
PM1、PM2、NM1和NM2依次串联连接，一路输入信号A连接PM1和NM1栅极，另一路输入信号B连接PM2和NM2栅极组成双路门控单元；
PM3和NM3串联组成反相门；
双路门控单元输出信号C接反相门的输入，反向门输出信号D。
在上述单粒子加固7相时钟产生电路中，复位检测器，包括：全0检测逻辑单元、多1检测逻辑单元、第一与非门N1、第三反相门INV3、第四反相门INV4和第二与非门N2；
全0检测逻辑单元，包括：左半加器和右半加器；左半加器包括：四个第一级左半加器HA11、HA12、HA13和HA14，两个第二级左半加器HA15和HA16，一个第三级左半加器HA17，以及第一反相门INV1；右半加器包括：四个第一级右半加器HA21、HA22、HA23和HA24，两个第二级右半加器HA25和HA26，一个第三级右半加器HA27，以及第二反相门INV2；
第一级左半加器HA11，用于根据VSS＝0和dQ0，输出信号{C0,S1}＝0+dQ0；
第二级左半加器HA12，用于根据dQ1和dQ2，输出信号{C1,S1}＝dQ1+dQ2；
第三级左半加器HA13，用于根据dQ3和dQ4，输出信号{C2,S2}＝dQ3+dQ4；
第四级左半加器HA14，用于根据dQ5和dQ6，输出信号{C3,S3}＝dQ5+dQ6；
第二级左半加器HA15，用于根据S1和S2，输出信号{C4,S4}＝S1+S2；
第二级左半加器HA16，用于根据S3和S4，输出信号{C5,S5}＝S3+S4；
第三级左半加器HA17，用于根据S5和S6，输出信号{C6,S6}＝S5+S6；
第一级右半加器HA21，用于根据VSS＝0和dQ'0，输出信号{C'0,S'0}＝0+dQ'0；
第二级右半加器HA22，用于根据dQ'1和dQ'2，输出信号{C'1,S'1}＝dQ'1+dQ'2；
第三级右半加器HA23，用于根据dQ'3和dQ'4，输出信号{C'2,S'2}＝dQ'3+dQ'4；
第四级右半加器HA24，用于根据dQ'5和dQ'6，输出信号{C'3,S'3}＝dQ'5+dQ'6；
第二级右半加器HA25，用于根据S'1和S'2，输出信号{C'4,S'4}＝S'1+S'2；
第二级右半加器HA26，用于根据S'3和S'4，输出信号{C'5,S'5}＝S'3+S'4；
第三级右半加器HA27，用于根据S'5和S'6，输出信号{C'6,S'6}＝S'5+S'6；
第一反相门INV1用于将信号S6输出至第一与非门N1，第二反相门INV2用于将信号S'6输出至第一与非门N1；
第一与非门N1，用于对信号S6和信号S'6进行与非逻辑处理，输出信号Y1至第二与非门N2；
多1检测逻辑单元，用于接收全0检测逻辑单元输出的进位信号C1、C2、···、C7、C'1、C'2、···、C'7；对进位信号C1、C2、···、C7、C'1、C'2、···、C'7进行与逻辑处理，输出RO信号；
第三反相门INV3，用于接收多1检测逻辑单元输出的R0信号；
第四反相门INV4，用于接收第三反相门INV3输出信号，输出Y2信号；
第二与非门N2，用于对第一与非门N1输出的Y1信号、第四反相门输出的Y2信号进行与非逻辑处理，输出全局信号RSTCHECK。
在上述单粒子加固7相时钟产生电路中，半加器由异或门和与门组成；其中，Sn和S'n表示半加器加和输出信号，Cn和C'n表示半加器进位信号。
在上述单粒子加固7相时钟产生电路中，多1检测逻辑单元，包括：14个NMOS管和一个PMOS管PM10；其中，12个NMOS管为：NM10、NM11···、NM16、NM'10、NM'11···、NM'16；
NM10与NM'10串联连接，栅极分别连接进位信号C0和C'0；
NM11与NM'11串联连接，栅极分别连接进位信号C1和C'1；
···依次类推；
NM16与NM'16管串联连接，栅极分别连接进位信号C6和C'6；
NM10、NM11、···、NM16的全部漏极与信号线R0相连，PM10的栅、漏两极与信号线R0相连。
本发明具有以下优点：
(1)电路结构简单，易拓展。
(2)工作频率范围宽，附加抖动小。
(3)无需考虑环路稳定性，无需额外阻容器件。
(4)生成N相时钟信号的同时可实现N分频功能，非常适用于高速SerDes设计。
附图说明
图1是本发明实施例中一种单粒子加固7相时钟产生电路的结构示意图；
图2是本发明实施例中一种单粒子加固7相时钟产生电路产生的7相时钟信号示意图；
图3是本发明实施例中一种缓冲器的结构示意图；
图4是本发明实施例中一种复位检测器的结构示意图；
图5是本发明实施例中一种半加器的结构示意图；
图6是本发明实施例中一种多1检测逻辑单元的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公开的实施方式作进一步详细描述。
如图1，在本实施例中，该单粒子加固7相时钟产生电路，包括：环形移位寄存器、复位检测器和门控缓冲器。其中，环形移位寄存器，用于产生7相时钟信号；门控缓冲器，用于对7相时钟信号进行去毛刺处理后输出，以实现对多相时钟长布线的驱动；复位检测器，用于在出现单粒子效应时，抑制单粒子效应下环形移位寄存器产生的时钟信号异常。
在本实施例中，环形移位寄存器具体可以包括：7个依次首尾相连的触发器：触发器DFF0、触发器DFF1、触发器DFF2、触发器DFF3、触发器DFF4、触发器DFF5和触发器DFF6。其中，每个触发器的两个输入端Dn和D'n分别接收前一级触发器的两路输出信号Qn-1和Q'n-1，并输出两对输出信号(Qn，Q'n)和(dQn,dQ'n)；其中，输出信号dQn和dQ'n分别为输出信号Qn和Q'n经过延迟后的信号；输出信号dQn和dQn'与复位检测检测器相连，以减小环形移位寄存器中节点寄生电容对工作频率范围的影响。
优选的，全局信号RSTCHECK与环形移位寄存器中的任意一个触发器的置位端相连，所述任意一个触发器的输出端口初态为“1”；全局信号RSTCHECK与环形移位寄存器中除所述任意一个触发器之外的其余6个触发器的复位端相连，其余6个触发器的输出端口初态均为“0”。
优选的，参考时钟信号CLKREF与7个触发器的时钟输入信号端口CK相连；当输入参考时钟信号CLKREF时，各触发器的输出端口初始值通过环形移位寄存器依次进行移位，各触发器的输出端口均为占空比为1:6的时钟信号，以输入的参考时钟信号CLKREF的周期T作为移相基准间隔，相邻两个触发器的输出时延依次差T，生成7相时钟信号。
优选的，触发器可以选择带有复位和置位功能的双模D触发器。
其中，当电路完成上电后，全局RSTCHECK未使能开启时，各触发器输出节点Qn、Q'n信号分别处于置位或复位状态，RSTCHECK使能信号开启后，频率为F的时钟信号则将Qn、Q'n节点中初始状态依次进行移位，各触发器输出节点Qn、Q'n即是1:6占空比且频率为F/7的时钟信号，相邻触发器输出节点之间信号相位间隔T/7，7相时钟波形如图2所示。
在本实施例中，门控缓冲器具体可以包括：7个缓冲器：缓冲器BUF6、缓冲器BUF5、缓冲器BUF4、缓冲器BUF3、缓冲器BUF2、缓冲器BUF1和缓冲器BUF0。其中，各缓冲器分别接收一相时钟信号，对接收到的一相时钟信号进行去毛刺处理后输出。7个缓冲器分别级联在每个触发器输出，用于抑制毛刺和提供驱动能力。
在本实施例中，缓冲器具体可以包括：双路门控单元和反相门。其中，如图3，双路门控单元和反相门由PMOS管和NMOS管组成。PMOS管包括：PM1和PM2，NMOS管包括：NM1和NM2。具体的：PM1、PM2、NM1和NM2依次串联连接，一路输入信号A连接PM1和NM1栅极，另一路输入信号B连接PM2和NM2栅极组成双路门控单元；PM3和NM3串联组成反相门；双路门控单元输出信号C接反相门的输入，反向门输出信号D。
优选的，缓冲器在A、B两路输入电平状态相同时，输出端电平D和A、B两路输入信号电平一致；当A、B两路输入信号电平状态相反时，输出端电平D维持之前状态不变。受单粒子影响双模触发器中其中一路可能出现瞬态毛刺，经缓冲器后被过滤。
在本实施例中，如图4，该复位检测器具体可以包括：全0检测逻辑单元、多1检测逻辑单元、第一与非门N1、第三反相门INV3、第四反相门INV4和第二与非门N2。
优选的，全0检测逻辑单元具体可以包括：左半加器和右半加器。
左半加器包括：四个第一级左半加器HA11、HA12、HA13和HA14，两个第二级左半加器HA15和HA16，一个第三级左半加器HA17，以及第一反相门INV1。
右半加器包括：四个第一级右半加器HA21、HA22、HA23和HA24，两个第二级右半加器HA25和HA26，一个第三级右半加器HA27，以及第二反相门INV2。
具体的：
第一级左半加器HA11，用于根据VSS＝0和dQ0，输出信号{C0,S1}＝0+dQ0。
第二级左半加器HA12，用于根据dQ1和dQ2，输出信号{C1,S1}＝dQ1+dQ2。
第三级左半加器HA13，用于根据dQ3和dQ4，输出信号{C2,S2}＝dQ3+dQ4。
第四级左半加器HA14，用于根据dQ5和dQ6，输出信号{C3,S3}＝dQ5+dQ6。
第二级左半加器HA15，用于根据S1和S2，输出信号{C4,S4}＝S1+S2。
第二级左半加器HA16，用于根据S3和S4，输出信号{C5,S5}＝S3+S4。
第三级左半加器HA17，用于根据S5和S6，输出信号{C6,S6}＝S5+S6。
第一级右半加器HA21，用于根据VSS＝0和dQ'0，输出信号{C'0,S'0}＝0+dQ'0。
第二级右半加器HA22，用于根据dQ'1和dQ'2，输出信号{C'1,S'1}＝dQ'1+dQ'2。
第三级右半加器HA23，用于根据dQ'3和dQ'4，输出信号{C'2,S'2}＝dQ'3+dQ'4。
第四级右半加器HA24，用于根据dQ'5和dQ'6，输出信号{C'3,S'3}＝dQ'5+dQ'6。
第二级右半加器HA25，用于根据S'1和S'2，输出信号{C'4,S'4}＝S'1+S'2。
第二级右半加器HA26，用于根据S'3和S'4，输出信号{C'5,S'5}＝S'3+S'4。
第三级右半加器HA27，用于根据S'5和S'6，输出信号{C'6,S'6}＝S'5+S'6。
第一反相门INV1用于将信号S6输出至第一与非门N1，第二反相门INV2用于将信号S'6输出至第一与非门N1。
第一与非门N1，用于对信号S6和信号S'6进行与非逻辑处理，输出信号Y1至第二与非门N2。
多1检测逻辑单元，用于接收全0检测逻辑单元输出的进位信号C1、C2、···、C7、C'1、C'2、···、C'7；对进位信号C1、C2、···、C7、C'1、C'2、···、C'7进行与逻辑处理，输出RO信号。
第三反相门INV3，用于接收多1检测逻辑单元输出的R0信号。
第四反相门INV4，用于接收第三反相门INV3输出信号，输出Y2信号。
第二与非门N2，用于对第一与非门N1输出的Y1信号、第四反相门输出的Y2信号进行与非逻辑处理，输出全局信号RSTCHECK。
优选的，触发器的输出信号通过半加器链相加，左右两组半加器链连接方式一致。如图5，每个半加器由异或门XOR和与门AND组成。其中，S(Sn和S'n)表示半加器加和输出信号，C(Cn和C'n)表示半加器进位信号。
进一步的，左右两组半加器链输出S6和S'6，同时每个半加器分别输出一位进位信号Cn，当正常工作时，7个触发器输出时钟信号经过半加器链后，得到S6和S6'信号且为恒“1”，各半加器进位信号Cn恒为“0”，此时RSTCHECK信号输出为恒定0。空间辐射环境下，受到单粒子影响，原稳定的1:6占空比信号中可能会出现多于一个“1”或全“0”的情况，导致时钟信号紊乱，此时复位检测器可检测时钟信号异常状态，产生复位信号。例如7相时钟信号中每周期出现多于一个“1”的状态，例如“1010000”，则对应的半加器输出进位信号C2和C'2输出“1”，多“1”检测逻辑中受C2和C'2控制的NMOS开关导通，将二极管连接的PMOS漏端电位拉“低”，经过缓冲器和与非门后将RSTCHECK信号拉“高”进行全局复位，将7个触发器恢复为初始复位或置位状态，环路即开始重新建立；如7相时钟中每周期均是“0”状态，即“0000000”，则半加器链输出S6、S'6均为“0”，通过反相器和与非门将RSTCHECK信号拉“高”进行全局复位，环路即开始重新建立。经版图布线后7相时钟到达半加器的延迟差异、组合逻辑单元产生的竞争、冒险等因素会导致复位检测器输出窄脉宽毛刺，为保证正常工作时复位信号不被干扰，在复位检测器输出信号RSTCHECK端添加0.5pF滤波电容CAP0来抑制毛刺，防止复位被误触发。
优选的，如图6，多1检测逻辑单元具体可以包括：14个NMOS管和一个PMOS管PM10；其中，12个NMOS管为：NM10、NM11···、NM16、NM'10、NM'11···、NM'16。具体的：NM10与NM'10串联连接，栅极分别连接进位信号C0和C'0；NM11与NM'11串联连接，栅极分别连接进位信号C1和C'1；···依次类推；NM16与NM'16管串联连接，栅极分别连接进位信号C6和C'6。NM10、NM11、···、NM16的全部漏极与信号线R0相连，PM10的栅、漏两极与信号线R0相连。
综上，在本实施例中，环形移位寄存器由7个带有置位、复位功能D触发器(DFF6、DFF5、DFF4、DFF3、DFF2、DFF1、DFF0)组成，通过设置初始时各D触发器的置位或复位状态，设置其中一个D触发器处于置位“1”状态，其余6个D触发器处于复位“0”状态，当外部输入高速参考时钟时，各触发器的初始值即通过移位寄存器链路进行移位，每个触发器输出即可输出频率为F/7、占空比格式1:6的时钟信号，相邻触发器的输出信号之间为相位间隔T/7。移位寄存器链中D触发器采用成熟的双模加固结构，每个D触发器输出级联一个门控缓冲器，即得到7相时钟信号CK0、CK1、CK2、CK3、CK4、CK5、CK6。复位检测器采用双模半加器架构，包括全“0”检测逻辑和多“1”检测逻辑。7相时钟信号中可能存在的错误状态包括全“0”、多“1”两类情况，将7相时钟的输出通过双模半加器链相加，双模半加器链的加和输出生成复位信号，实现全“0”检测；各半加器进位信号配合NMOS串联开关生成复位信号，实现多“1”检测。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。
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