具体实施方式

下面结合实施例对本发明作进一步阐述。

图1为本发明的可配置分数分频器整体结构示意图。该分数分频器包括上升沿参考时钟选择电路101、下降沿参考时钟选择电路102、低电平控制电路103、高电平控制电路104、状态选择电路105和输出电路106。其中，上升沿参考时钟选择电路101和下降沿参考时钟选择电路102采用相同的电路结构，低电平控制电路103和高电平控制电路104采用相同的电路结构。

定义分数分频值为I.F，其中I为分频值的整数部分、F为分频值的分数部分。所述可配置分数分频器接收L(L≥4)相时钟CLKMP，通过配置信号PROG_CTRL_R、PROG_CTRL_F、PROG_SEL_R[M:0]、PROG_SEL_F[M:0]、PROG_FRAC[M:0]、PROG_LOW[N:0]、PROG_HIGH[N:0]控制输出时钟边沿翻转时刻和高低电平持续时间实现分频功能，产生分频输出信号CLKOUT。配置信号的取值如表1所示，其中，表示向下取整，表示向上取整。L相时钟CLKMP需满足频率相同相位相差360°/L的要求，可来源于数控延时链、压控振荡器或其他可产生同频率多相位时钟的电路。L值决定了可配置分数分频器的分频值精度。定义分频值精度为P，P＝1/L。

表1配置信号取值

所述上升沿参考时钟选择电路101接收时钟输入信号CLKMP、配置输入信号PROG_SEL_R[M:0]、PROG_FRAC[M:0]和内部控制信号RISE_WAIT。通过PROG_SEL_R[M:0]、PROG_FRAC[M:0]和RISE_WAIT的控制，从L个CLKMP中选择其中一个时钟信号输出到内部时钟信号RISE_CLK。RISE_CLK传输到低电平控制电路103和状态选择电路105，用作CLKOUT上升沿翻转时刻的参考时钟。

所述下降沿参考时钟选择电路102接收时钟输入信号CLKMP、配置输入信号PROG_SEL_F[M:0]、PROG_FRAC[M:0]和内部控制信号FALL_WAIT。通过PROG_SEL_F[M:0]、PROG_FRAC[M:0]和FALL_WAIT的控制，从L个CLKMP中选择其中一个时钟信号输出到内部时钟信号FALL_CLK。FALL_CLK传输到高电平控制电路104和状态选择电路105，用作CLKOUT下降沿翻转时刻的参考时钟。

所述低电平控制电路103接收配置输入信号PROG_LOW[N:0]、内部控制信号RISE_WAIT和内部时钟信号RISE_CLK。当RISE_WAIT为高电平时，低电平控制电路103准备低电平初始计数值PROG_LOW[N:0]；当RISE_WAIT为低电平时，在RISE_CLK的每个上升沿，低电平控制电路103执行低电平计数值减1，直到减到0为止。当低电平计数值为0时，低电平控制电路103计数指示信号DIVR同步输出半个RISE_CLK时钟周期宽度的高电平脉冲。

所述高电平控制电路104接收配置输入信号PROG_HIGH[N:0]、内部控制信号FALL_WAIT和内部时钟信号FALL_CLK。当FALL_WAIT为高电平时，高电平控制电路104准备高电平初始计数值PROG_HIGH[N:0]；当FALL_WAIT为低电平时，在FALL_CLK的每个上升沿，高电平控制电路104执行高电平计数值减1，直到减到0为止。当高电平计数值为0时，高电平控制电路104计数指示信号DIVF同步输出半个FALL_CLK时钟周期宽度的高电平脉冲。

所述状态选择电路105接收配置输入信号PROG_CTRL_R、PROG_CTRL_F、内部控制信号DIVR、DIVF和内部时钟信号RISE_CLK、FALL_CLK。在DIVR和DIVF的边沿，通过PROG_CTRL_R、PROG_CTRL_F、RISE_CLK、FALL_CLK的控制，RISE_WAIT和FALL_WAIT进行电平切换，实现对可配置分数分频器工作状态的控制。

所述输出电路106接收内部控制信号DIVR、DIVF。当DIVR为高电平、DIVF为低电平时，CLKOUT由低电平转到高电平；当DIVR为低电平、DIVF为高电平时，CLKOUT由高电平转到低电平；当DIVR和DIVF均为低电平时，CLKOUT输出保持不变。从而实现正确的分数分频功能。

图2为本发明的可配置分数分频器中上升沿参考时钟选择电路和下降沿参考时钟选择电路示意图。该参考时钟选择电路包括加法器201和多路选择器202。

所述加法器201输入端连接PROG_SEL_R[M:0]/PROG_SEL_F[M:0]、PROG_FRAC[M:0]、RISE_WAIT/FALL_WAIT、RISE_CLK/FALL_CLK，输出端连接多路选择器202的选择信号RISE_SEL[M:0]/FALL_SEL[M:0]。配置信号PROG_SEL_R[M:0]/PROG_SEL_F[M:0]为选择信号RISE_SEL[M:0]/FALL_SEL[M:0]的初始值，在RISE_WAIT/FALL_WAIT为高电平后的RISE_CLK/FALL_CLK的第一个上升沿，加法器执行一次加法操作并输出到RISE_SEL[M:0]/FALL_SEL[M:0]，实现RISE_SEL[M:0]/FALL_SEL[M:0]＝RISE_SEL[M:0]/FALL_SEL[M:0]+PROG_FRAC[M:0]。

所述多路选择器202输入端连接L相时钟CLKMP和选择信号RISE_SEL[M:0]/FALL_SEL[M:0]，根据选择信号RISE_SEL[M:0]/FALL_SEL[M:0]的控制选择相应相位的CLKMP输出到RISE_CLK/FALL_CLK。

图3为本发明的可配置分数分频器中低电平控制电路和高电平控制电路示意图。电平控制电路包括延迟电路301、加载电路302、减法计数器303和检测电路304。

所述延迟电路301输入端连接RISE_WAIT/FALL_WAIT、RISE_CLK/FALL_CLK，输出端连接RISE_WAIT_DL/FALL_WAIT_DL。延迟电路301为一个异步置位、同步复位电路。当RISE_WAIT/FALL_WAIT从低电平切换到高电平时，RISE_WAIT_DL/FALL_WAIT_DL立即从低电平切换到高电平；当RISE_WAIT/FALL_WAIT从高电平切换到低电平时，RISE_WAIT_DL/FALL_WAIT_DL在遇到RISE_CLK/FALL_CLK的上升沿后才从高电平切换到低电平。

所述加载电路302输入端连接PROG_LOW[N:0]/PROG_HIGH[N:0]、RISE_WAIT_DL/FALL_WAIT_DL，输出端连接LOW_INIT[N:0]/HIGH_INIT[N:0]。当RISE_WAIT_DL/FALL_WAIT_DL为高电平时，加载电路302将PROG_LOW[N:0]/PROG_HIGH[N:0]传输到LOW_INIT[N:0]/HIGH_INIT[N:0]，对减法计数器303赋初值；当RISE_WAIT_DL/FALL_WAIT_DL为低电平时，LOW_INIT[N:0]/HIGH_INIT[N:0]输出为0。

所述减法计数器303输入端连接LOW_INIT[N:0]/HIGH_INIT[N:0]、RISE_WAIT_DL/FALL_WAIT_DL、RISE_CLK/FALL_CLK，输出端连接LOW_CNT[N:0]/HIGH_CNT[N:0]。当RISE_WAIT_DL/FALL_WAIT_DL为高电平时，LOW_CNT[N:0]/HIGH_CNT[N:0]输出为0；当RISE_WAIT_DL/FALL_WAIT_DL为低电平时，减法计数器303从初始值LOW_INIT[N:0]/HIGH_INIT[N:0]开始在RISE_CLK/FALL_CLK上升沿每次执行减1计数，直到减到0为止。

所述检测电路304输入端连接LOW_CNT[N:0]/HIGH_CNT[N:0]、RISE_WAIT_DL/FALL_WAIT_DL、RISE_CLK/FALL_CLK，输出端连接DIVR/DIVF。当RISE_WAIT_DL/FALL_WAIT_DL为高电平时，DIVR/DIVF输出低电平；当RISE_WAIT/FALL_WAIT为低电平时，检测电路304对LOW_CNT[N:0]/HIGH_CNT[N:0]进行检测，若LOW_CNT[N:0]/HIGH_CNT[N:0]为0，DIVR/DIVF输出半个RISE_CLK/FALL_CLK时钟周期宽度的高电平脉冲，否则DIVR/DIVF持续输出低电平。

图4为本发明的可配置分数分频器中状态选择电路示意图。状态选择电路包括反相器401、402、404、407、411、412、414、417，与门405、415，或非门406、416，带时钟端RS触发器403、413，RS触发器408、418，和初始化电路400。反相器401的输入端连接RS触发器408的输出端；反相器402的输入端连接上升沿指示信号DIVR；带时钟端RS触发器403的时钟端连接上升沿参考时钟RISE_CLK，低电平有效复位输入端连接反相器401的输出端，低电平有效置位输入端连接反相器402的输出端；反相器404的输入端连接配置信号PROG_CTRL_F；与门405的一个输入端连接反相器404的输出端，另一个输入端连接下降沿指示信号DIVF；或非门406的一个输入端连接与门405的输出端，另一个输入端连接带时钟端RS触发器413的输出端；反相器407的输入端连接带时钟端RS触发器403的输出端；RS触发器408的低电平有效复位输入端连接或非门406的输出端，低电平有效置位输入端连接反相器407的输出端，输出端连接上升沿等待信号RISE_WAIT。反相器411的输入端连接RS触发器418的输出端；反相器412的输入端连接下降沿指示信号DIVF；带时钟端RS触发器413的时钟端连接下降沿参考时钟FALL_CLK，低电平有效复位输入端连接反相器411的输出端，低电平有效置位输入端连接反相器412的输出端；反相器414的输入端连接配置信号PROG_CTRL_R；与门415的一个输入端连接反相器414的输出端，另一个输入端连接上升沿指示信号DIVR；或非门416的一个输入端连接与门415的输出端，另一个输入端连接带时钟端RS触发器403的输出端；反相器417的输入端连接带时钟端RS触发器413的输出端；RS触发器418的低电平有效复位输入端连接或非门416的输出端，低电平有效置位输入端连接反相器417的输出端，输出端连接下降沿等待信号FALL_WAIT。初始化电路400输出端连接RISE_WAIT和FALL_WAIT。带时钟端RS触发器403、413真值表如表2所示。RS触发器408、418真值表如表3所示。

所述初始化电路400对RISE_WAIT和FALL_WAIT初始化为高电平，并在可配置分数分频器开始工作时，控制RISE_WAIT从高电平切换到低电平。可配置分数分频开始工作后，根据PROG_CTRL_R和PROG_CTRL_F的不同，RISE_WAIT和FALL_WAIT在DIVR和DIVF的边沿进行电平切换，从而实现对可配置分数分频器工作状态的控制。当PROG_CTRL_R＝0时，在DIVR上升沿，FALL_WAIT从高电平切换到低电平；在DIVR下降沿，RISE_WAIT从低电平切换到高电平。当PROG_CTRL_R＝1时，在DIVR下降沿，RISE_WAIT从低电平切换到高电平，FALL_WAIT从高电平切换到低电平。当PROG_CTRL_F＝0时，在DIVF上升沿，RISE_WAIT从高电平切换到低电平；在DIVF下降沿，FALL_WAIT从低电平切换到高电平。当PROG_CTRL_F＝1时，在DIVF下降沿，RISE_WAIT从高电平切换到低电平，FALL_WAIT从低电平切换到高电平。

图5为本发明的可配置分数分频器中输出电路示意图。输出电路包括反相器501～502、RS触发器503、缓冲器504。反相器501的输入端连接下降沿指示信号DIVF；反相器502的输入端连接上升沿指示信号DIVR；RS触发器503的低电平有效复位输入端连接反相器501的输出端，低电平有效置位输入端连接反相器502的输出端；缓冲器504的输入端连接RS触发器503的输出端，输出端连接分频输出信号CLKOUT。RS触发器503真值表如表3所示。通过DIVR和DIVF的触发控制CLKOUT的翻转，从而实现分频功能。

表2带时钟端RS触发器403、413真值表

表3 RS触发器408、418、503真值表

图6为本发明实施例八相时钟5.375分频波形图。由图1所述可知，八相时钟分频值精度P为0.125，分频值为5.375时满足分频值精度要求，CLKMP时钟个数L为8且相位相差45°，分频值整数部分I为5，分频值分数部分F为375。M为2，N不小于1，各配置信号赋值情况为：PROG_CTRL_R为0，PROG_CTRL_F为0，PROG_SEL_R为0，PROG_SEL_F为5，PROG_FRAC为3，PROG_LOW为2，PROG_HIGH为2。8个CLKMP时钟分别为CLKMP0(相位为0°)、CLKMP1(相位为45°)、CLKMP2(相位为90°)、CLKMP3(相位为135°)、CLKMP4(相位为180°)、CLKMP5(相位为225°)、CLKMP6(相位为270°)、CLKMP7(相位为315°)。

在时刻0之前，可配置分数分频器处于初始状态。各配置信号按相应值完成配置，CLKMP正常输出八相时钟，RISE_WAIT、FALL_WAIT、RISE_WAIT_DL、FALL_WAIT_DL输出高电平，DIVR、DIVF、CLKOUT输出低电平，RISE_SEL为PROG_SEL_R(取值为0)，FALL_SEL为PROG_SEL_F(取值为5)，LOW_INIT为PROG_LOW(取值为2)，HIGH_INIT为PROG_HIGH(取值为2)，LOW_CNT为0，HIGH_CNT为0。

在时刻0，可配置分数分频器开始工作。RISE_WAIT从高电平切换到低电平。

在时刻1，受RISE_WAIT控制，所述低电平控制电路103中延迟电路301的输出RISE_WAIT_DL在RISE_CLK的上升沿从高电平切换到低电平；受RISE_WAIT_DL控制，所述低电平控制电路103中加载电路302输出LOW_INIT为0，所述低电平控制电路103中减法计数器303输出LOW_CNT从2开始执行减一计数。

在时刻2，所述低电平控制电路103中减法计数器303计数输出LOW_CNT为0；所述低电平控制电路103中检测电路304检测到LOW_CNT为0时，输出DIVR输出半个RISE_CLK时钟周期宽度的高电平脉冲；DIVR由低电平切换到高电平时，所述状态选择电路105的输出FALL_WAIT从高电平切换到低电平，所述输出电路106的输出CLKOUT由低电平切换到高电平。

在时刻3，DIVR输出高电平脉冲的过程完成，由高电平切换到低电平，所述状态选择电路105的输出RISE_WAIT从低电平切换到高电平。受RISE_WAIT控制，所述低电平控制电路103中延迟电路301输出RISE_WAIT_DL从低电平切换到高电平。受RISE_WAIT_DL控制，所述低电平控制电路103中加载电路302输出LOW_INIT为2。

在时刻4，受FALL_WAIT控制，在FALL_CLK上升沿所述高电平控制电路104中延迟电路301输出FALL_WAIT_DL从高电平切换到低电平。受FALL_WAIT_DL控制，所述高电平控制电路104中加载电路302输出HIGH_INIT为0，所述高电平控制电路104中减法计数器303输出HIGH_CNT从2开始执行减一计数。

在时刻5，受RISE_WAIT控制，所述上升沿参考时钟选择电路101中加法器201在RISE_CLK上升沿完成RISE_SEL＝RISE_SEL+PROG_FRAC操作，输出RISE_SEL为5；所述上升沿参考时钟选择电路101中多路选择器202选择CLKMP5输出到RISE_CLK。

在时刻6，所述高电平控制电路104中减法计数器303计数输出HIGH_CNT为0；所述高电平控制电路104中检测电路304检测到HIGH_CNT为0时，输出DIVF输出半个FALL_CLK时钟周期宽度的高电平脉冲；DIVF由低电平切换到高电平时，所述状态选择电路105的输出RISE_WAIT从高电平切换到低电平，所述输出电路106的输出CLKOUT由高电平切换到低电平。

在时刻7，DIVF输出高电平脉冲的过程完成，由高电平切换到低电平，所述状态选择电路105的输出FALL_WAIT从低电平切换到高电平。受FALL_WAIT控制，所述高电平控制电路104中延迟电路301输出FALL_WAIT_DL从低电平切换到高电平。受FALL_WAIT_DL控制，所述高电平控制电路104中加载电路302输出HIGH_INIT为2。

在时刻8，受RISE_WAIT控制，在RISE_CLK上升沿，所述低电平控制电路103中延迟电路301输出RISE_WAIT_DL从高电平切换到低电平。受RISE_WAIT_DL控制，所述低电平控制电路103中加载电路302输出LOW_INIT为0，所述低电平控制电路103中减法计数器303输出LOW_CNT从2开始执行减一计数。

在时刻9，受FALL_WAIT控制，所述下降沿参考时钟选择电路102中加法器201在FALL_CLK上升沿完成FALL_SEL＝FALL_SEL+PROG_FRAC操作，输出FALL_SEL为0；所述下降沿参考时钟选择电路102中多路选择器202选择CLKMP0输出到FALL_CLK。

在时刻10，所述低电平控制电路103中减法计数器303计数输出LOW_CNT为0；所述低电平控制电路103中检测电路304检测到LOW_CNT为0时，输出DIVR输出半个RISE_CLK时钟周期宽度的高电平脉冲；DIVR由低电平切换到高电平时，所述状态选择电路105的输出FALL_WAIT从高电平切换到低电平，所述输出电路106的输出CLKOUT由低电平切换到高电平。

至此，从时刻2到时刻10可配置分数分频器完成一次5.375分频，并周期往复完成后续分频。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。