数据高速存储系统
阅读说明：本技术 数据高速存储系统 (High speed data storage system ) 是由 李开 谢启友 于 2020-12-28 设计创作，主要内容包括：本申请涉及一种数据高速存储系统,包括CPU模块、存储模块以及集成于同一个FPGA平台中的交互模块、缓存控制模块、DDR模块以及存储控制模块,在这些集成于FPGA平台中的模块内设置有嵌入式软核,这些嵌入式软核在CPU模块控制下实现各自不同的功能、以支持数据缓存与数据写盘,FPGA平台与CPU模块采用异构多核架构,CPU模块可以灵活控制FPGA平台中每一个嵌入式软核,进一步充分发挥嵌入式软核的处理能力,解决了传统技术中单一FPGA平台上软核处理能力不强的缺陷,实现数据的高速存储。(The application relates to a data high-speed storage system, which comprises a CPU (central processing unit) module, a storage module, an interaction module, a cache control module, a DDR (double data rate) module and a storage control module which are integrated in the same FPGA platform, wherein embedded soft cores are arranged in the modules integrated in the FPGA platform and realize different functions under the control of the CPU module so as to support data caching and data writing, the FPGA platform and the CPU module adopt a heterogeneous multi-core architecture, the CPU module can flexibly control each embedded soft core in the FPGA platform and further give full play to the processing capacity of the embedded soft cores, the defect of weak processing capacity of the soft cores on a single FPGA platform in the prior art is overcome, and the high-speed storage of data is realized.)
技术领域
本申请涉及数据存储技术领域，特别是涉及一种数据高速存储系统。
背景技术
信息技术高速发展，数据处理的吞吐量越来越大，对高速存储的需求也越来越高，因此高速存储技术显得越发重要。
评估一个存储系统的质量，主要考虑存储数据的速度和存储容量。在保证稳定性的条件下，尽可能提高数据读写速率和存储容量，以便满足现代工业科科学研究对系统存储速度和容量的要求。在传统技术中为了实现高速存储一般采用的方式集成多个CPU和容量较大的存储器来实现数据存储，期望通过硬件资源上的提升来提高数据存储的效率。
通过“粗暴”堆叠硬件资源虽然可以一定程度上提升数据存储效率，但是当数据量较大、特别是需要高速存储时，这种方式由于无法充分利用硬件存储资源，存在存储效率提升瓶颈，无法实现大数据高速存储。
发明内容
基于此，有必要针对上述技术问题，提供一种可以实现数据高速存储的系统。
一种数据高速存储系统，包括CPU模块、交互模块、缓存控制模块、DDR模块、存储控制模块以及存储模块，所述交互模块、所述缓存控制模块、所述DDR模块以及所述存储控制模块集成于同一个FPGA平台；
所述CPU模块与所述交互模块连接，所述交互模块与所述DDR模块连接，所述DDR模块与所述缓存控制模块以及所述存储控制模块连接，所述存储控制模块与所述存储模块连接；
所述交互模块、所述缓存控制模块以及所述存储控制模块内设有嵌入式软核、且不同模块内的嵌入式软核在所述CPU模块的控制下实现不同的功能，所述FPGA平台与所述CPU模块构成异构多核架构。
在其中一个实施例中，所述交互模块包括相互连接的第一嵌入式软核和多点访问单元，所述多点访问单元分别与所述CPU模块以及所述DDR模块连接。
在其中一个实施例中，所述存储控制模块包括分别与所述DDR模块连接的第一存储控制单元、第二存储控制单元、第三存储控制单元以及第四存储控制单元；
所述第一存储控制单元、所述第二存储控制单元、所述第三存储控制单元以及所述第四存储控制单元内分别设置有嵌入式软核，所述第一存储控制单元、所述第二存储控制单元、所述第三存储控制单元以及所述第四存储控制单元分别与所述存储模块连接。
在其中一个实施例中，所述第一存储控制单元、所述第二存储控制单元、所述第三存储控制单元以及所述第四存储控制单元内设置的嵌入式软核分别获取所述CPU模块下发的SATA控制链表，根据所述SATA控制链表控制数据流在所述DDR模块与所述存储模块之间交互。
在其中一个实施例中，所述第一存储控制单元包括相互连接的第二嵌入式软核和第一数据读写控制单元，所述第二存储控制单元包括相互连接的第三嵌入式软核和第二数据读写控制单元，所述第三存储控制单元包括相互连接的第四嵌入式软核和第三数据读写控制单元，所述第四存储控制单元包括相互连接的第五嵌入式软核和第四数据读写控制单元；
所述第一数据读写控制单元、所述第二数据读写控制单元、所述第三数据读写控制单元以及所述第四数据读写控制单元分别与所述DDR模块以及所述存储模块连接。
在其中一个实施例中，所述缓存控制模块包括第一缓存控制单元、第二缓存控制单元以及第三缓存控制单元，所述第一缓存控制单元、所述第二缓存控制单元以及所述第三缓存控制单元分别与所述DDR模块连接，所述第一缓存控制单元、所述第二缓存控制单元以及所述第三缓存控制单元内均设置有嵌入式软核。
在其中一个实施例中，所述第一缓存控制单元、所述第二缓存控制单元以及所述第三缓存控制单元内设置的嵌入式软核分别获取所述CPU模块下发的数据源控制链表，根据所述数据源控制链表控制数据缓存至所述DDR模块。
在其中一个实施例中，所述第一缓存控制单元包括第一实时缓存组件以及分别与所述第一实时缓存组件连接的第一高速接口和第六嵌入式软核；所述第二缓存控制单元包括第二实时缓存组件以及分别与所述第二实时缓存组件连接的第二高速接口和第七嵌入式软核；所述第三缓存控制单元包括第三实时缓存组件以及分别与所述第三实时缓存组件连接的第三高速接口和第八嵌入式软核；
所述第一实时缓存组件、所述第二实时缓存组件以及所述第三实时缓存组件分别与所述DDR模块连接，所述第一实时缓存组件、所述第二实时缓存组件以及所述第三实时缓存组件由逻辑设计实现数据直接存储访问至所述DDR模块。
在其中一个实施例中，所述DDR模块包括至少两组DDR单元，所述DDR单元之间采用乒乓方式实现数据流水缓存。
在其中一个实施例中，本申请数据高速存储系统还包括MB_TO_MB*模块，所述MB_TO_MB*模块用于实现不同嵌入式软核之间通信。
本申请数据高速存储系统，包括CPU模块、存储模块以及集成于同一个FPGA平台中的交互模块、缓存控制模块、DDR模块以及存储控制模块，在这些集成于FPGA平台中的模块内设置有嵌入式软核，这些嵌入式软核在CPU模块控制下实现各自不同的功能、以支持数据缓存与数据写盘，FPGA平台与CPU模块采用异构多核架构，CPU模块可以灵活控制FPGA平台中每一个嵌入式软核，进一步充分发挥嵌入式软核的处理能力，解决了传统技术中单一FPGA平台上软核处理能力不强的缺陷，实现数据的高速存储。
附图说明
图1为一个实施例中本申请数据高速存储系统的结构示意图；
图2为另一个实施例中本申请数据高速存储系统的结构示意图；
图3为一个应用实例中本申请数据高速存储系统的结构示意图；
图4为一个应用实例中本申请数据高速存储系统的数据交互示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
如图1所示，本申请提供一种数据高速存储系统，包括CPU模块100、交互模块200、缓存控制模块300、DDR模块400、存储控制模块500以及存储模块600，交互模块200、缓存控制模块300、DDR模块400以及存储控制模块500集成于同一个FPGA平台；
CPU模块100与交互模块200连接，交互模块200与DDR模块400连接，DDR模块400与缓存控制模块300以及存储控制模块500连接，存储控制模块500与存储模块600连接；
交互模块200、缓存控制模块300以及存储控制模块500内设有嵌入式软核、且不同模块内的嵌入式软核在CPU模块100的控制下实现不同的功能，FPGA平台与CPU模块100构成异构多核架构。
CPU模块100作为控制指令输出模块，其下发控制指令至FPGA平台中集中模块内的嵌入式软核(MicroBlaze核)，以控制嵌入式软核执行对应的功能。具体来说，针对缓存控制模块300，CPU模块100可以下发数据源控制链表，针对存储控制模块500，CPU模块100可以下发SATA(sata hard disk，SATA硬盘)控制链表。在CPU中可以预先加载有软件控制程序，在响应用户操作之后，直接执行该预先加载的程序下发控制指令至FPGA平台中的各个嵌入式软核。更具体来说，CPU模块100可以包括国产CPU芯片，其内部存储控制软件(APP_STORE)实现文件系统，通过存储控制指令链表交互实现多个MicroBlaze核调度、DDR缓存地址以及数据文件存储管理。
在实际应用中，存储控制指令链表具体如下表1所示。
表1为存储控制指令链表
交互模块200用于实现数据接收与转发，其具体将CPU模块100下发的指令/链表等数据下发，并且将各个模块反馈的数据上传至CPU模块100。为了提高其性能，在其内部同样可以设置嵌入式软核来支持数据高速交互传输。交互模块200具体可以是PCIE(peripheralcomponent interconnect express，高速串行计算机扩展总线标准)交互模块200。
缓存控制模块300用于将外部输入的高速数据接收缓存。为了实现高速缓存，在缓存控制模块300中设置有嵌入式控制核，这些嵌入式控制核通过在CPU模块100的控制指令下执行对应的功能，其具体是接收CPU模块100下发的数据源控制链表。为了实现更高效率的接收与缓存，缓存控制模块300具体可以包括多个缓存控制单元，每个缓存控制单元分别设置有嵌入式控制核，这些缓存控制单元可以采用相互协作完成数据的高速缓存。
DDR模块400用于缓存数据对应的地址等信息，其具体可以包括DDR3。进一步的，DDR模块400中可以包含有多组DDR单元，这些DDR单元相互连接，并且采用乒乓方式实现数据流水缓存，例如DDR模块400可以包括2组DDR3，每组64b位宽，采用乒乓方式实现数据流水缓存。
存储控制模块500用于将高速数据写入至存储模块600。为了实现高速写盘，在存储控制模块500内设置有嵌入式控制核，这些嵌入式控制通过在CPU模块100的控制指令下执行对应的功能，其具体是接收CPU模块100下发的SATA控制链表。为了实现高效的写盘，存储控制模块500可以包括多个存储控制单元，每个存储控制单元分别设置有嵌入式控制核，在存储控制单元可以采用相互协作完成数据的高速写盘。
存储模块600用于提供磁盘空间存储大量的数据。具体来说，存储模块600可以是基于SATA协议的固态存储载体(SATA_GROUP)，每组由8片SATA3.0固态硬盘组成，可配置单片，多片SATA3.0固态硬盘；也可配置多组SATA_GROUP；支持SATA3.0固态硬盘容量为64GB、128GB、256GB、512GB、1TB和2TB等。
本申请数据高速存储系统，包括CPU模块100、存储模块600以及集成于同一个FPGA平台中的交互模块200、缓存控制模块300、DDR模块400以及存储控制模块500，在这些集成于FPGA平台中的模块内设置有嵌入式软核，这些嵌入式软核在CPU模块100控制下实现各自不同的功能、以支持数据缓存与数据写盘，FPGA平台与CPU模块100采用异构多核架构，CPU模块100可以灵活控制FPGA平台中每一个嵌入式软核，进一步充分发挥嵌入式软核的处理能力，解决了传统技术中单一FPGA平台上软核处理能力不强的缺陷，实现数据的高速存储。
在其中一个实施例中，交互模块200包括相互连接的第一嵌入式软核和多点访问单元，多点访问单元分别与CPU模块100以及DDR模块400连接。
在本实施例中，交互模块200内设置有第一嵌入式软核和多点访问单元，实现数据的高效上传和下发。其具体可以是基于FPGA实现的PCIE交互模块(PCIE_MB)，在PCIE部分可以采用硬核多点访问(XDMA IP)设计，同时与CPU模块100中预加载的用于MicroBlaze核管理与存储控制软件(APP_STORE)进行交互；交互信息为存储控制指令链表，采用预处理的方式下发链表信息，克服了上位机信息下发延时的问题。上述第一嵌入式软核和多点访问单元的结构及其与外部器件的连接关系可以参见图3。
如图2所示，在其中一个实施例中，存储控制模块500包括分别与DDR模块400连接的第一存储控制单元510、第二存储控制单元520、第三存储控制单元530以及第四存储控制单元540；第一存储控制单元510、第二存储控制单元520、第三存储控制单元530以及第四存储控制单元540内分别设置有嵌入式软核，第一存储控制单元510、第二存储控制单元520、第三存储控制单元530以及第四存储控制单元540分别与存储模块600连接。
在本实施例中，存储控制模块500采用4个并行的存储控制单元组成，每个存储控制单元内分别设置有嵌入式软核，以实现独立的控制与独立的处理能力，支持数据流通过不同的存储控制单元写入至存储模块600中。在该4个存储控制单元内的嵌入式软核的功能可以是相似或相同的，其可以获取CPU模块100下发的SATA控制链表，根据SATA控制链表控制数据流在DDR模块400与存储模块600之间交互。如图2以及图3所示，存储模块600可以对应包括4个存储单元，每个存储单元分别与一个存储控制单元连接，每个存储单元内包含8片SATA3.0固态硬盘。在实际应用中，SATA控制链表包含的具体数据如下表2所示。
表2为SATA控制链表
在其中一个实施例中，第一存储控制单元510包括相互连接的第二嵌入式软核和第一数据读写控制单元，第二存储控制单元520包括相互连接的第三嵌入式软核和第二数据读写控制单元，第三存储控制单元530包括相互连接的第四嵌入式软核和第三数据读写控制单元，第四存储控制单元540包括相互连接的第五嵌入式软核和第四数据读写控制单元；第一数据读写控制单元、第二数据读写控制单元、第三数据读写控制单元以及第四数据读写控制单元分别与DDR模块400以及存储模块600连接。
在本实施例中，每个存储控制单元内均包含有一个嵌入式软核和一个数据读写控制单元，通过两者协调工作实现数据的高速缓存。具体来说，数据读写控制单元可以是基于FPGA逻辑实现SATA控制器基础上设计，采用DMA方式，完成数据流在DDR模块400以及存储模块600之间的传输。在实际应用中，如图3所示存储控制模块500(SATA_CTR_CORE)由1个MicroBlaze核和数据读写控制单元(SATA_RW_CTR)组成；数据读写控制单元(SATA_RW_CTR)基于FPGA逻辑实现SATA控制器基础上设计，采用DMA方式，完成数据流在DDR缓存和SATA_GROUP之间的传输；MicroBlaze核负责与PCIE_MB通信，获取SATA控制链表，根据SATA控制链表，下发操作类型，DDR缓存地址，SATA控制器所需要的扇区地址，数据大小等信息，待SATA_GROUP的读写操作完成后上报。
如图2所示，在其中一个实施例中，缓存控制模块300包括第一缓存控制单元310、第二缓存控制单元320以及第三缓存控制单元330，第一缓存控制单元310、第二缓存控制单元320以及第三缓存控制单元330分别与DDR模块400连接，第一缓存控制单元310、第二缓存控制单元320以及第三缓存控制单元330内均设置有嵌入式软核。
在本实施例中，缓存控制模块300采用3个并行的缓存控制单元组成，每个缓存控制单元内分别设置有嵌入式软核，以实现独立的控制与独立的处理能力，支持高速数据通过不同的缓存控制单元接收与缓存。在该3个缓存控制单元内的嵌入式软核的功能可以是相似或相同的，其可以获取CPU模块100下发的数据源控制链表，根据数据源控制链表控制高速数据的接收与缓存。在实际应用中，数据源控制链表包含的具体数据如下表3所示。
表3为数据源控制链表
在其中一个实施例中，第一缓存控制单元包括第一实时缓存组件以及分别与第一实时缓存组件连接的第一高速接口和第六嵌入式软核；第二缓存控制单元包括第二实时缓存组件以及分别与第二实时缓存组件连接的第二高速接口和第七嵌入式软核；第三缓存控制单元包括第三实时缓存组件以及分别与第三实时缓存组件连接的第三高速接口和第八嵌入式软核；第一实时缓存组件、第二实时缓存组件以及第三实时缓存组件分别与DDR模块连接，第一实时缓存组件、第二实时缓存组件以及第三实时缓存组件由逻辑设计实现数据直接存储访问至DDR模块。
在不同的缓存控制单元分别包含有实时缓存组件、高速接口以及嵌入式软核，其中实时缓存组件用于配合实现高速数据高效缓存至DDR模块中，其具体可以逻辑设计实现数据直接存储访问至DDR模块，克服了采用嵌入式软核调用CDMA/DMAIP时需要等待且容易中断嵌套的缺陷。第一高速接口、第二高速接口以及第三高速接口可以是分别支持不同协议的高速接口，例如可以是分别支持Aurora，10G_ETH和SRIO协议数据的接收。上述缓存控制单元的具体结构可以参见图3。
如图3所示，在应用实例中，缓存控制模块(GT_CTR_BUF)具备3种高速接口，能实现对3种不同协议的数据接收缓存，具体数据接口包括Aurora，10G_ETH和SRIO。每种接口的数量可配置，Aurora和SRIO线速率都可配置；缓存控制模块由MicroBlaze核和实时数据缓存组件(DATA_CTR_BUF)，配合实现高速数据快速高效的缓存到DDR；实时数据缓存组件(DATA_CTR_BUF)由逻辑设计实现数据DMA*(Direct Memory Access，直接存储器访问)到DDR缓存，克服了采用MicroBlaze调用CDMA/DMA IP时需要等待且容易中断嵌套的问题；MicroBlaze核负责与PCIE_MB通信，获取数据源控制链表，获取通道启停信息，数据记录回放信息和DDR缓存地址等，同时将数据类型，数量上报，DDR缓存地址下发给实时数据缓存模块(DATA_CTR_BUF)。
如图3所示，在其中一个实施例中，本申请数据高速存储系统还包括MB_TO_MB*模块，MB_TO_MB*模块用于实现不同嵌入式软核之间通信。
MB_TO_MB*模块具体包括多个MB_TO_MB*，MB_TO_MB*为基于FPGA逻辑开发的MicroBlaze核与MicroBlaze核通信组件，采用标志AXI4总线，可实现高效的MicroBlaze核与MicroBlaze核通信。
在实际应用中，不同的嵌入式软核(以下简称MicroBlaze核)完成不同数据处理，包括与CPU通信，数据源数据管理、SATA读写盘数据管理、MicroBlaze与MicroBlaze之间通信。
如图3所示，具体来说，MicroBlaze_0实现PCIE_MB中与CPU的存储控制指令链表交互，解析；实现MicroBlaze_0与MicroBlaze_1/MicroBlaze_2/MicroBlaze_3/MicroBlaze_4之间的SATA控制链表交互；实现MicroBlaze_0与MicroBlaze_5/MicroBlaze_6/MicroBlaze_7之间数据源控制链表交互。
MicroBlaze_1实现与MicroBlaze_0之间SATA控制链表交互，根据SATA控制链表，下发操作类型，DDR缓存地址，SATA控制器所需要的扇区地址，数据大小等信息，待SATA_GROUP0的读写操作完成后上报MicroBlaze_0。
MicroBlaze_2实现与MicroBlaze_0之间SATA控制链表交互，根据SATA控制链表，下发操作类型，DDR缓存地址，SATA控制器所需要的扇区地址，数据大小等信息，待SATA_GROUP1的读写操作完成后上报MicroBlaze_0。
MicroBlaze_3实现与MicroBlaze_0之间SATA控制链表交互，根据SATA控制链表，下发操作类型，DDR缓存地址，SATA控制器所需要的扇区地址，数据大小等信息，待SATA_GROUP2的读写操作完成后上报MicroBlaze_0。
MicroBlaze_4实现与MicroBlaze_0之间SATA控制链表交互，根据SATA控制链表，下发操作类型，DDR缓存地址，SATA控制器所需要的扇区地址，数据大小等信息，待SATA_GROUP3的读写操作完成后上报MicroBlaze_0。
MicroBlaze_5实现与MicroBlaze_0之间数据源控制链表交互，根据获取Aurora通道启停信息，数据记录回放信息和DDR缓存地址等，同时将数据类型，数量上报，DDR缓存地址下发给实时数据缓存模块(DATA_CTR_BUF)，待GT_CTR_BUF 0操作完成后上报MicroBlaze_0。
MicroBlaze_6实现与MicroBlaze_0之间数据源控制链表交互，根据获取SRIO通道启停信息，数据记录回放信息和DDR缓存地址等，同时将数据类型，数量上报，DDR缓存地址下发给实时数据缓存模块(DATA_CTR_BUF)，待GT_CTR_BUF 0操作完成后上报MicroBlaze_0。
MicroBlaze_7实现与MicroBlaze_1之间数据源控制链表交互，根据获取10G_ETH通道启停信息，数据记录回放信息和DDR缓存地址等，同时将数据类型，数量上报，DDR缓存地址下发给实时数据缓存模块(DATA_CTR_BUF)，待GT_CTR_BUF 2操作完成后上报MicroBlaze_0。
数据记录时，数据流方向如图3中黑色实线箭头描述：Aurora/SRIO/10G_ETH-->DATA_CTR_BUF-->DDR-->SATA_RW_CTR-->GT-->SATA_GROUP；数据回放时，数据流方向为图3中黑色实线箭头描述：SATA_GROUP->GT-->SATA_RW_CTR-->DDR-->DATA_CTR_BUF-->Aurora/SRIO/10G_ETH。
下面将结合图4详细说明整个数据交互过程，为便于解释说明，针对图4中出现的一些数据采用以下标号示意：存储控制指令链表由①和表示；数据源控制链表由②，③，④，⑨，⑩和表示；SATA控制链表⑤，⑥，⑦，⑧，和表示。
数据记录步骤：
a)存储控制指令链表下发，国产CPU(APP_STORE)下发①。
b)SATA控制链表下发，MicroBlaze_0接收存储控制指令链表并解析后；MicroBlaze_0将⑤，⑥，⑦，⑧依次下发给MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4。
c)数据源控制链表下发，MicroBlaze_0将②，③，④以此下发给MicroBlaze_5，MicroBlaze_6，MicroBlaze_7。
d)开始记录，MicroBlaze_5缓存区存满，开启DDR的另一片缓存区缓存数据，同时MicroBlaze_5会将⑨上报给MicroBlaze_0，MicroBlaze_0收到⑨后将上报给CPU，此时完成一次数据源DDR缓存地址交互；开始记录，MicroBlaze_6缓存区存满，开启DDR的另一片缓存区缓存数据，同时MicroBlaze_6会将⑩上报给MicroBlaze_0，MicroBlaze_0收到⑩后将上报给CPU，此时完成一次数据源DDR缓存地址交互；开始记录，MicroBlaze_7缓存区存满，开启DDR的另一片缓存区缓存数据，同时MicroBlaze_7会将上报给MicroBlaze_0，MicroBlaze_0收到后将上报给CPU，此时完成一次数据源DDR缓存地址交互。
e)数据存盘，MicroBlaze_0收到⑨后，将⑤，⑥，⑦，⑧依次下发给MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4；MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4接收后，开启存盘操作，待存盘操作完成，MicroBlaze_0会等待和全部接收，然后上报给CPU，此时完成一次数据存盘操作，完成一次SATA地址交互；数据存盘，MicroBlaze_0收到⑩后，将⑤，⑥，⑦，⑧依次下发给MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4；MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4接收后，开启存盘操作，待存盘操作完成，MicroBlaze_0会等待和全部接收，然后上报给CPU，此时完成一次数据存盘操作，完成一次SATA地址交互；数据存盘，MicroBlaze_0收到后，将⑤，⑥，⑦，⑧依次下发给MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4；MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4接收后，开启存盘操作，待存盘操作完成，MicroBlaze_0会等待和全部接收，然后上报给CPU，此时完成一次数据存盘操作，完成一次SATA地址交互。
f)数据记录停止：国产CPU(APP_STORE)下发①，其中①包含通道关断指令；MicroBlaze_0将②，③，④以此下发给MicroBlaze_5，MicroBlaze_6，MicroBlaze_7关断通道；MicroBlaze_0接收到⑨；MicroBlaze_0将⑤，⑥，⑦，⑧依次下发给MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4；MicroBlaze_0会等待和全部接收，然后上报给CPU，完成一次SATA地址交互；MicroBlaze_0接收到⑩；MicroBlaze_0将⑤，⑥，⑦，⑧依次下发给MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4；MicroBlaze_0会等待和全部接收，然后上报给CPU，完成一次SATA地址交互；MicroBlaze_0接收到MicroBlaze_0将⑤，⑥，⑦，⑧依次下发给MicroBlaze_1，MicroBlaze_2，MicroBlaze_3，MicroBlaze_4；MicroBlaze_0会等待和全部接收，然后上报给CPU，完成一次SATA地址交互。
g)CPU(APP_STORE)接收实时更新文件系统等待下一次读写操作。
数据回放流程与记录类似，此处不再重复说明。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。