高精度两步型逐次逼近寄存器模数转换器
阅读说明：本技术 高精度两步型逐次逼近寄存器模数转换器 (High-precision two-step successive approximation register analog-to-digital converter ) 是由 姚剑锋 王自鑫 张顺 袁凤江 杨锐佳 胡炳翔 于 2020-12-18 设计创作，主要内容包括：本发明属于模拟集成电路技术领域,具体涉及一种高精度两步型逐次逼近寄存器模数转换器,包括采样保持电路、第一级子模数转换器、第二级子模数转换器、逐次逼近寄存器逻辑电路、并行转串行接口电路,采样保持电路与第一级子模数转换器连接,第一级子模数转换器与第二级子模数转换器连接,第一级子模数转换器和第二级子模数转换器分别与逐次逼近寄存器逻辑电路连接,逐次逼近寄存器逻辑电路与并行转串行接口电路连接,第一级子模数转换器和第二级子模数转换器还分别与动态比较器连接,在连接第一级子模数转换器与第二级子模数转换器的电路上还设置有余量放大器和数字校准模块。本发明在大幅度提高SAR ADC精度的同时,改善了其总体性能。(The invention belongs to the technical field of analog integrated circuits, and particularly relates to a high-precision two-step successive approximation register analog-digital converter which comprises a sampling holding circuit, a first-stage sub analog-digital converter, a second-stage sub analog-digital converter, a successive approximation register logic circuit and a parallel-to-serial interface circuit, wherein the sampling holding circuit is connected with the first-stage sub analog-digital converter, the first-stage sub analog-digital converter is connected with the second-stage sub analog-digital converter, the first-stage sub analog-digital converter and the second-stage sub analog-digital converter are respectively connected with the successive approximation register logic circuit, the successive approximation register logic circuit is connected with the parallel-to-serial interface circuit, the first-stage sub analog-digital converter and the second-stage sub analog-digital converter are also respectively connected with, and a margin amplifier and a digital calibration module are also arranged on a circuit connecting the first-stage sub analog-digital converter and the second-stage sub analog-digital converter. The invention improves the overall performance of the SAR ADC while greatly improving the precision of the SAR ADC.)
技术领域
本发明属于模拟集成电路技术领域，具体涉及一种高精度两步型逐次逼近寄存器模数转换器。
背景技术
逐次逼近寄存器模数转换器(successive approximation register analog todigital converter，简称为SAR ADC)，又称为二进制模数转换器，是一种是将模拟量转化为可以被计算机等信息处理装置识别的数字量的集成电路结构形式。SAR ADC由于有面积小、低功耗等特点而被广泛应用。
SAR ADC的技术指标有很多，包括分辨率、有效位数(effective number of bits，ENOB)、精度、转换速率、微分非线性误差(differential non-linear，DNL)、积分非线性误差(integration non-linear，INL)、信噪比、功耗以及芯片面积等。其中，部分技术指标是难以兼容的，以精度和芯片面积为例，孤立地说，SAR ADC的精度越高越好，芯片面积越小越好，但精度的提高往往会导致芯片面积增大，从而影响SAR ADC的总体性能。因此，目前生产和科研实践中常用的SAR ADC的精度为8-10位。具体原因如下：
SAR ADC精度的提高，会导致高位电容显著增大，致使电容的匹配度减小或面积变大。虽然通过桥式搭建电容阵列可以减小高位电容的大小，但在桥式电容阵列中，桥接电容的大小将不是整数倍单位电容，致使电容的匹配度下降，SAR ADC的转化准确性也因此减小。而如果使用传统的电容阵列，那么随着精度的提高，电容的大小将以2^i增加(2的i次方增加，i为精度位数)，致使最高位电容的尺寸显著增大，这就会增大芯片的面积、增大电路的功耗和采样时所需时间等，从而影响芯片的各项性能。
发明内容
本发明的目的旨在切实有效地提高SAR ADC的精度，并改善其总体性能，从而克服上述现有技术的缺陷。该目的是通过下述技术方案实现的：
一种高精度两步型逐次逼近寄存器模数转换器，包括采样保持电路、第一级子模数转换器、第二级子模数转换器、逐次逼近寄存器逻辑电路、并行转串行接口电路，采样保持电路与第一级子模数转换器连接，第一级子模数转换器与第二级子模数转换器连接，第一级子模数转换器和第二级子模数转换器分别与逐次逼近寄存器逻辑电路连接，逐次逼近寄存器逻辑电路与并行转串行接口电路连接，第一级子模数转换器和第二级子模数转换器还分别与动态比较器连接，在连接第一级子模数转换器与第二级子模数转换器的电路上还设置有余量放大器(RA)和数字校准模块，余量放大器的一端通过第一开关(SDMC1)与第一级子模数转换器连接，余量放大器的另一端通过第二开关(SDMC2)与第二级子模数转换器连接。
在上述技术方案的基础上，本发明可附加下述技术手段，以便更好地或者更有针对性地实现本发明的目的：
所述第一级子模数转换器包括由14个电容组成的正向电容阵列、14个电容组成的负向电容阵列和一个比较器；在正向电容阵列和负向电容阵列中，前8个电容被分为一组，后五个电容被分为另一组，还有一个作为匹配的电容；电容的下级板接到差分输入电压(VP，VN)，上级板通过模拟开关选择连接到参考电压或者接地(GND)，且具有两个参考电压(VR，VR1)，一个作为前8个电容的参考电压(VR)，另一个作为后五个电容的参考电压(VR1)；匹配电容的上级板连接前8个电容的参考电压(VR)；比较器通过比较正电容阵列下级板差分输入电压(VP)与负电容阵列下级板差分输入电压(VN)的大小输出信号。
进一步地，所述第二级子模数转换器包括8个电容组成的正向电容阵列、8个电容组成的负向电容阵列和一个比较器；电容的下级板接到差分输入电压，且具有一个参考电压(VR)，上级板通过模拟开关选择连接到参考电压或者接地。
本发明具有下述有益效果：
本发明利用比较器对正负电容阵列下级板的差分输入电压VP与VN做比较产生输出，再由SAR逻辑电路产生控制信号对电容阵列上级板开关进行切换，使信号连接到参考电压(VR或VR1)或者地(GND)。由于第一级子ADC特殊的电容阵列结构，本申请中电容阵列最大为2^7C(单位电容)，在22位的高精度下，本发明中的电容也不会太大，有助于减小芯片面积、电路功耗。总之，本发明在大幅度提高SAR ADC精度的同时，改善了其总体性能。
附图说明
图1为本发明的总体结构示意图；
图2为本发明的一个实施例中的第一级子ADC电容阵列示意图；
图3为本发明的一个实施例中的第二级子ADC电容阵列示意图。
具体实施方式
以下，通过一个实施例，并结合附图，详细介绍本发明的技术方案及其工作方法。
如图1所示，本发明高精度两步型逐次逼近寄存器模数转换器，包括采样保持电路(SH)、第一级子模数转换器(第一级子ADC)、第二级子模数转换器(第二级子ADC)、逐次逼近寄存器逻辑电路(SAR逻辑电路)、并行转串行接口电路，采样保持电路与第一级子模数转换器连接，第一级子模数转换器与第二级子模数转换器连接，第一级子模数转换器和第二级子模数转换器分别与逐次逼近寄存器逻辑电路连接，逐次逼近寄存器逻辑电路与并行转串行接口电路连接，第一级子模数转换器和第二级子模数转换器还分别与动态比较器连接，在连接第一级子模数转换器与第二级子模数转换器的电路上还设置有余量放大器RA和数字校准模块，余量放大器的一端通过第一开关SDMC1与第一级子模数转换器连接，余量放大器的另一端通过第二开关SDMC2与第二级子模数转换器连接。
如图2所示，在本实施例中，第一级子模数转换器的结构如下：
正向电容阵列，包括13个电容CP12-CP0和1个匹配电容CP(图中的黑色圆点表示省略的电容CP1—CP3、CP7—CP10)；其中，CP12-CP5这8个电容作为第一组，电容值从CP12到CP5依次减小；剩下的电容CP4-CP0作为第二组，电容值从CP4到CP0依次减小。正向电容阵列的下级板与差分输入电压VP相连，上级板与所述正向控制开关组SP12-SP0的一端相连；通过SAR逻辑进行控制，控制开关组SP12-SP0的另一端将选择连接参考电压(VR或VR1)或者接地(GND)。
负向电容阵列，包括13个电容CN12-CN0和1个匹配电容CN(图中的黑色圆点表示省略的电容CN1—CN3、CN7—CN10))；其中，CN12-CN5这8个电容作为第一组，电容值从CN12到CN5依次减小；剩下的电容CN4-CN0作为第二组，电容值从CN4到CN0依次减小；负向电容阵列的下级板与差分输入电压VN相连，上级板与所述正向控制开关组SN12-SN0的一端相连；通过SAR逻辑进行控制，控制开关组SN12-SN0的另一端将选择与参考电压(VR或VR1)连接或者接地(GND)。
第一级子模数转换器还与动态比较器连接，动态比较器的作用是对SAR逻辑电路控制的各位电容下级板的电压值进行比较，从而产生输出值再进入SAR逻辑电路中。
在第一级子ADC中，前8个电容CP12-CP5(或CN12-CN5)的电容值大小为CPi＝2^(i-5)C，其连接的参考电压为VR；剩下的5个电容CP4-CP1(或CN4-CN1)的电容值大小为CPi＝2^(i-1)C、CP0＝CP1，其连接的参考电压为VR1＝VR/8。
匹配电容CP(或CN)大小为17C，进行前14位转化过程中的步骤包括以下两个阶段：
第一阶段，正负电容阵列下级板连接到差分输入电压VP和VN，上级板开关连接到VR或VR1进行采样，使电容充电；
第二阶段，下级板开关断开，呈虚空状态，上级板开关不变，此时为保持状态，由于VR与VR1的值不同，总电荷会进重新分配，此时下极板的电压计算公式为：
根据上述公式，可以比较出VP与VN的大小。
第三阶段，当VP>VN时，将正向电容阵列中第一个电容CP12的上级板接到GND，下级板电容的开关状态保持不变，此时正向电容阵列将会进行电容在分配，此时正向电容阵列下极板电压发生改变：
负向电容阵列下级板电压不变，可以得到VP-VN与的大小关系；当时，比较器输出1，当时，比较器输出0。
第四阶段，在第三阶段后，得到VP-VN与的大小关系，若当下一步将正向电容阵列的第二个电容CP11的上级板接到GND，则：
此时，可以得到VP-VN与的大小关系；
若当下一步将负向电容阵列的第二个电容CN11的上级板接到地线GND，则：
此时，可以得到VP-VN与的大小关系。
剩下电容阵列的电容将以上述步骤不断循环，直到比较CP0或CN0上级板接到地线GND时，得到比较器的输出，此时前14位的数值转换完成。在转换过程中，匹配电容CP和CN的上级板将一直连接到VR保持不变。
如图3所示，在本实施例中，第二级子模数转换器的结构如下：
正向电容阵列，包括8个电容CP7-CP0；电容阵列结构为传统结构，电容阵列的下级板与差分输入电压VP相连，其上级板与所述正向控制开关组SP7-SP0的一端相连；通过SAR逻辑电路进行控制，控制开关组SP7-SP0的另一端将选择与参考电压或地线相连。
负向电容阵列，包括8个电容CN7-CN0；电容阵列结构为传统结构，电容阵列的下级板与差分输入电压VN相连，上级板与所述正向控制开关组SN7-SN0的一端相连；通过SAR逻辑进行控制，控制开关组SN7-SN0的另一端将选择与参考电压或地线相连。
第二级子模数转换器还与动态比较器连接，动态比较器的作用是对SAR逻辑电路控制的各位电容下级板的电压值进行比较，从而产生输出值再进入SAR逻辑电路中。第二级子模数转换器的电路工作过程与第一级子模数转换器类似，包括采样、保持、逐位比较输出数字码。
在进入第二级子模数转换器前，需要将第一级子模数转换器的差分输出余量信号通过余量放大器使得信号进行按比例恢复，再将恢复信号送入电容阵列中进行比较。最终将两级子模数转换器进行合并，得到22位的数字码来表示输入电平的值。然后通过接口电路，将并行数据转为串行数据输出。
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