具体实施方式

尽管讨论了具体的配置和布置，但是应当理解的是，这仅仅是出于说明的目的。相关领域的技术人员将认识到的是，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对相关领域的技术人员来说显而易见的是，本公开内容也可以用于各种其它应用。

注意，说明书中提到“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等表示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例不一定包括特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。

一般来说，术语可以至少部分地根据上下文中的使用来理解。例如，本文使用的术语“一个或多个”，至少部分取决于上下文，可以用于以单数形式描述任何特征、结构或特性，或可以用于以复数形式描述特征、结构或特性的组合。类似地，术语诸如“一”、“一个”或“所述”同样可以被理解为至少部分地根据上下文来传达单数用法或复数用法。此外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以允许存在不一定明确地描述的另外的因素，同样，至少部分取决于上下文。

应当容易理解的是，本公开内容中的“上”、“上面”和“上方”的含义应该以最广泛的方式解释，以使得“上”不仅意指直接在某物上，而且还包括在具有中间特征或其之间的层的某物上的含义，并且“上面”或“上方”不仅意指在某物“上面”或“上方”的含义，而且还可以包括它是在某物“上面”或“上方”而其间没有中间特征或层的含义(即，直接在某物上)。

此外，为了便于描述，本文可以使用空间相对术语，例如“下方”、“下面”、“下层”、“上面”、“上层”等来描述如图所示的一个元件或特征与另一个元件或特征的关系。空间上相关的术语旨在包括器件在使用或操作中的不同方向(除了图中所示的方位之外)。所述装置可以以面向其它方向(旋转90度或在其它方向)，并且本文使用的空间上相关的描述符同样可以相应地解释。

如本文使用的，术语“衬底”指代其上添加了后续材料层的材料。衬底本身可以图案化。添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导体材料制成，例如玻璃、塑料或蓝宝石晶圆。

如本文使用的，术语“层”指代包括具有厚度的区域的材料部分。层可以在整个底层或上层的结构上延伸，或可以具有小于底层或上层的结构的范围。此外，层可以是厚度小于连续结构厚度的均匀或非均匀连续结构的区域。例如，层可以位于连续结构的顶部表面和底部表面之间或在顶部表面和底部表面处的任何一对水平面之间。层能够水平地、垂直地和/或沿着锥形表面延伸。衬底可以是一层，可以在其中包括一层或多层，和/或可以在其上、其上面和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成互连线和/或通路触点)以及一个或多个电介质层。

如本文使用的，术语“额定的/额定地”指代在产品或工艺的设计阶段设置的部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容差的微小变化造成的。如本文使用的，术语“大约”指示给定量的值，其可以基于与主题半导体器件相关联的特定技术节点而变化。基于特定的技术节点，术语“大约”可以指示给定数量的值，该值在例如值的10-30％内变化(例如该值的±10％、±20％或±30％)。

如本文所使用的，术语“3D存储器件”指的是具有存储单元的半导体器件，所述存储单元可以垂直地布置在横向取向的衬底上，使得存储单元的数量可以相对于衬底在垂直方向上按比例增加。如本文使用的，术语“垂直的/垂直地”指代额定地与衬底的横向表面相垂直。

PCM可以基于电热地加热和淬火冷却相变材料(例如硫属化物合金)，利用相变材料中非晶质和晶态的电阻率之间的差异。PCM单元中的相变材料可以位于两个电极之间，并且可以施加电流以在两相之间重复转换材料(或至少一部分材料以阻断电流路径)来存储数据。PCM单元可以在3D中垂直地堆叠，以形成3D PCM。在复位状态下，施加短的高电流/高电压来加热PCM单元材料，以将熔化和淬火熔融材料成为非晶质高电阻状态，这显示了在结晶步骤之前高于阈值电压Vt的电子阈值转换。在置位状态下，施加长且中等的电流/电压来加热PCM单元材料，以将非晶质材料结晶成结晶低电阻状态，这更像电阻器。

3D PCM包括3D交叉点存储器，其基于本体材料属性的电阻变化(例如，在高电阻状态或低电阻状态)来存储数据，并且结合可堆叠的交叉点数据存取阵列以成为比特可寻址的。例如，图1示出了根据本公开内容的一些实施例的示例性3D交叉点存储器件100的透视图。根据一些实施例，3D交叉点存储器件100具有无晶体管交叉点架构，其将存储单元定位在垂直的导体的交点处。3D交叉点存储器件100包括在同一平面中的多个平行的下部位线102和在下部位线102上方的同一平面中的多个平行的上部位线104。3D交叉点存储器件100还包括垂直地位于下部位线102和上部位线104之间的同一平面中的多条平行字线106。如图1中所示，每个下部位线102和每个上部位线104在平面图中沿着位线方向横向地延伸(平行于晶圆平面)，并且每个字线106在平面图中沿着字线方向横向地延伸。每个字线106垂直于每个下部位线102和每个上部位线104。

注意的是，图1A中包括x轴和y轴，以示出晶圆平面中的两个正交方向。x方向是字线方向，并且y方向是位线方向。注意，图1中还包括z轴，以进一步示出3D交叉点存储器件100中的组件的空间关系。3D交叉点存储器件100的衬底(未示出)包括在x-y平面中横向地延伸的两个侧表面：晶圆前侧上的顶部表面和与晶圆前侧相对的后侧上的底部表面。z轴垂直于x轴和y轴二者。如本文所使用的，当衬底位于半导体器件在z方向上的最低平面中时，相对于半导体器件在z方向(垂直于x-y平面的垂直方向)上的衬底，确定半导体器件(例如，3D交叉点存储器件100)的一个组件(例如，层或器件)是在另一组件(例如，层或器件)的“上面”、“上方”还是“下方”。描述空间关系的相同概念适用于整个本公开内容。

如图1中所示，3D交叉点存储器件100包括多个存储单元108，每个存储单元108布置在下部或上部位线102或104与相应的字线106的交点处。每个存储单元108具有垂直方形柱形状。每个存储单元108至少包括垂直的堆叠的PCM元件110和选择器112。每个存储单元108存储单个数据比特，并且可以通过改变施加到相应选择器112的电压来写入或读取，这取代了对晶体管的需要。由通过与每个存储单元108接触的顶部和底部导体(例如，相应的字线106和下部或上部位线102或104)施加的电流，单独地存取每个存储单元108。3D交叉点存储器件100中的存储单元108被布置在存储阵列中。

在现有的3D交叉点存储器中，选择器112的材料是双向阈值开关(OTS)材料，例如碲化锌(ZnTe)，当施加高于阈值电压(V_th)的外部偏置电压(V_a)时，其表现出场相关的易失性电阻切换行为(称为“OTS现象”)。例如，图2示出了具有OTS选择器的3D交叉点存储器件200的横截面的侧视图。3D交叉点存储器件200包括衬底202上方的多条平行位线204和位线204上方的多条平行字线216。3D交叉点存储器件200还包括多个存储单元201，每个存储单元201布置在相应的一对位线204和字线216的交点处。相邻的存储单元201由绝缘结构203分开。每个存储单元201包括OTS选择器208和位于OTS选择器208上方的PCM元件212(例如，单元元件的示例)。每个存储单元201还包括分别垂直地位于相应位线204、OTS选择器208、PCM元件212和相应字线216之间的三个电极206、210和214。

OTS选择器208包括OTS材料，例如碲化锌。在较低的电压(|V_a|<V_th)下，处于截止状态的OTS选择器208的高电阻使截止状态电流(I_off)保持低。在更高的电压(|V_a|>V_th)下，OTS选择器208经历OTS现象并且转换到低电阻的导通状态；因此，通过处于导通状态的OTS选择器208的电流(I_on)增加。只要提供高电压，易失性导通状态就会保持。在复位操作时，存储单元201的阈值电压Vt是OTS选择器208的阈值电压Vt(OTS)和PCM元件212的阈值电压Vt(PCM)的总和。在置位状态下，存储单元201的阈值电压Vt仅是OTS选择器208的阈值电压Vt(OTS)。换句话说，需要OTS选择器208和PCM元件212一起将存储单元201的不同阈值电压设置在不同的单元状态(例如，复位状态或置位状态)。在其它示例中，可以用除了OTS选择器208之外的转换设备来代替选择器112，例如晶体管或二极管。

然而，由于单元元件(例如，PCM元件212)和选择器(例如，OTS选择器208)垂直地堆叠，并且每个单元元件和选择器都包括以高的高宽比线图样化的薄膜的堆叠，所以加工过程具有挑战性，从而影响产品产量。多薄膜堆叠结构还导致更薄的字线和位线膜以及更高的薄层电阻，这限制了3D交叉点存储器件200的器件尺寸和电性能。

根据本公开内容的各种实施例提供了包括具有多阈值电压的无选择器存储单元的存储器件，例如3D交叉点存储器件，及其加工和操作方法。无选择器存储单元可以保持在阈值转换状态，但是其中阈值电压Vt可调以存储数据。也就是说，在没有任何选择器的情况下，存储单元本身的单元元件可以具有两个或更多个阈值电压(例如，阈值切换电压)，这些阈值电压可以例如通过施加具有不同幅度和/或宽度的正或负编程脉冲来进行编程。因此，与具有选择器(例如，OTS选择器)的传统PCM器件相比，本文公开的无选择器存储单元可以被极大地简化，并且存储单元的高度也可以被减小以降低存储单元结构的高宽比，从而能够实现更大的阵列尺寸并且通过增加字线和位线膜的厚度来减小薄层电阻。在一些实施例中，本文公开的具有多个阈值电压的无选择器存储单元以自对准方式形成在一对字线和位线的交点处。此外，还可以避免加工过程中选择器和单元元件之间的交叉污染。结果，可以简化加工过程，并且可以增加产品产量。

图3A-3C示出了根据本公开内容的一些实施例的包括具有多个阈值电压的存储单元的示例性存储器件300的横截面的侧视图。存储器件300(例如3D交叉点存储器件)可以包括衬底302上方的多个位线304，衬底302可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它合适的材料。位线304可以彼此平行并且在同一平面内。在一些实施例中，多个平行位线304各自在图3A中的y方向(例如，位线方向)上横向地延伸。存储器件300还可以包括位于位线304上方的多条字线318。字线318可以彼此平行并且在同一平面内。在一些实施例中，多个平行的字线318各自在图3A中的x方向(例如，字线方向)上横向地延伸。存储器件300(例如3D交叉点存储器件)的字线318和位线304可以是交叉点结构中垂直排列的导体。位线304和字线318可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任意组合。在一些实施例中，位线304和字线318中的每个位线和子线包括金属，例如钨。

在一些实施例中，存储器件300包括多个存储单元301，每个存储单元301布置在相应的位线304和相应的字线318的交点处。可以由通过与存储单元301接触的相应字线318和相应位线304施加的电流，单独地存取每个存储单元301。如图3A中所示，存储器件300还可以包括横向位于相邻存储单元301之间的绝缘结构303。在一些实施例中，每个存储单元301具有垂直柱形状(例如，类似于图1中的存储单元108)，并且绝缘结构303可以在x方向和y方向二者上横向地延伸以将柱状存储单元301分开。在一些实施例中，绝缘结构303包括一个或多个电介质层，例如沿着存储单元301的侧壁和位线304形成的封装层322、以及填充存储单元301之间的剩余空间的覆盖层323。绝缘结构303的电介质层可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低电介质常数(low-k)的电介质或其任意组合。在一些实施例中，封装层322和覆盖层323分别包括氮化硅和氧化硅。

每个存储单元301可以包括没有选择器的单元元件。也就是说，存储单元301可以是无选择器的存储单元。不同于已知的每个都包括串联连接的单元元件和选择器的存储单元，存储单元301的单元元件可以执行存储数据和转换的双重功能，因为它可以被配置为具有多个阈值电压，而不存在单独的选择器。单个数据比特可以存储在每个存储单元301中，并且可以通过改变施加到相应单元元件的电压来写入或读取，这消除了对选择器(例如，OTS选择器、晶体管或二极管)的需要。

如图3A中所示，每个存储单元301的单元元件可以包括堆叠的金属离子储存器306、固体电解质308和分离器310。在一些实施例中，金属离子储存器306位于相应的字线318下方并且与之相接触，固体电解质308位于相应的位线304上方并且与之相接触，分离器310垂直地位于金属离子储存器306和固体电解质308之间，即夹在它们之间。例如，分离器310可以在其相对侧与金属离子储存器306和固体电解质308相接触。在一些实施例中，金属离子储存器306的厚度在大约5纳米和大约50纳米之间，例如在5纳米和50纳米之间(例如，5纳米、10纳米、15纳米、20纳米、25纳米、30纳米、35纳米、40纳米、45纳米、50纳米，由这些值中的任何一个值进行下端限定的任何范围，或由这些值中的任何两个值限定的任何范围)。在一些实施例中，固体电解质的厚度在大约10纳米和大约100纳米之间，例如在10纳米和100纳米之间(例如，10纳米、15纳米、20纳米、25纳米、30纳米、35纳米、40纳米、45纳米、50纳米、55纳米、60纳米、65纳米、70纳米、75纳米、80纳米、85纳米、90纳米、95纳米、100纳米，由这些值中的任何一个值进行下端限定的任何范围，或由这些值中的任何两个值限定的任何范围)。在一些实施例中，分离器310的厚度在大约1纳米和大约10纳米之间，例如在1纳米和10纳米之间(例如，1纳米、1.5纳米、2纳米、2.5纳米、3纳米、3.5纳米、4纳米、4.5纳米、5纳米、5.5纳米、6纳米、6.5纳米、7纳米、7.5纳米、8纳米、8.5纳米、9纳米、9.5纳米、10纳米，由这些值中的任何一个值进行下端限定的任何范围，或由这些值中的任何两个值限定的任何范围)。

金属离子储存器306可以包含金属离子，例如银离子或铜离子。在一些实施例中，金属离子储存器306包括银、铜、硫化银(AgS)、硫化铜(CuS)、硒化银(AgSe)、硒化铜(CuSe)或其任意组合。在一些实施例中，固体电解质308包括硒化锗(GeSe)、硫化锗(GeS)、硒化银(AgSe)、硫化银(AgS)、碲化铜(CuTe)或其任意组合。应当理解的是，例如，根据金属离子储存器306和/或固体电解质308中的硒化银或硫化银的浓度，硒化银和硫化银可以用作金属离子储存器306和/或固体电解质308的材料。例如，金属离子储存器306中的硒化银或硫化银的浓度可以大于固体电解质308中的硒化银或硫化银的浓度。分离器310可以有助于维持编程到存储单元301的单元元件的多个阈值电压。在一些实施例中，分离器310包括电介质，例如氧化硅(SiO)、氧化铝(AlO)、氧化钆(GdO)或其任意组合。

参考图3B，存储器件300可以是3D交叉点存储器件，其中单元元件可以在双堆叠存储/选择器结构中。为了便于描述，上面针对图3A中的存储器件300描述的相同组件的结构、功能和材料不再重复。如图3B中所示，同一平面中的另一存储单元阵列321可形成在存储单元阵列301上方，并且与存储单元阵列301共享字线318。每个存储单元321可以包括从底部到顶部的单元元件，其包括堆叠的固体电解质308、分离器310和金属离子储存器306，类似于存储单元301。多条位线324可以形成在存储单元321上方并且与其相接触，以沿着字线318驱动存储单元321。像绝缘结构303一样，绝缘结构325也可以形成在字线318上方并且横向上在存储单元321之间。通过在交叉点架构中垂直地堆叠更多层具有字线和位线的存储单元阵列，可以连续增加存储器件300的阵列单元密度。

应当理解的是，存储单元301的结构不限于图3A和3B中的示例，并且可以包括任何合适的结构。在一个示例中，在其它示例中，金属离子储存器306和固体电解质308的相对位置可以转换。在另一示例中，电极可以布置在金属离子储存器306和字线318之间。如图3C中所示，根据一些实施例，电极312垂直地位于金属离子储存器306和字线318之间，即夹在它们之间。例如，电极312可以在其相对侧与金属离子储存器306和字线318相接触。电极312可以包括导电材料，包括但不限于钨、钴、铜、铝、金属氮化物、碳、多晶硅、掺杂硅、硅化物或其任意组合。在一些实施例中，电极312包括钨或氮化钛(TiN)。虽然未示出，但是应当理解的是，在一些示例中，另一电极也可以布置在固体电解质308和位线304之间。也就是说，存储单元301还可以包括在金属离子储存器306和字线318之间的第一电极和/或在固体电解质308和位线304之间的第二电极。

还应当理解的是，存储单元301的单元元件不限于图3A和3B中的示例，只要该单元元件可以被编程为在无选择器存储单元301中具有多个阈值电压。图4示出了根据本公开内容的一些实施例的具有多个阈值电压的另一示例性存储单元401的横截面的侧视图。在一些示例中，存储单元401可以代替图3A-3C中的存储器件300中的存储单元301。

如图4中所示，存储单元401可以包括没有选择器的单元元件。也就是说，存储单元401可以是无选择器的存储单元。不同于已知的每个都包括串联连接的单元元件和选择器的存储单元，存储单元401的单元元件可以执行存储数据和转换的双重功能，因为它可以被配置为具有多个阈值电压，而不存在单独的选择器。单个数据比特可以存储在每个存储单元401中，并且可以通过改变施加到相应单元元件的电压来写入或读取，这消除了对选择器(例如，OTS选择器、晶体管或二极管)的需要。如图4A中所示，每个存储器401的单元元件可以包括掺杂的硒化砷402。在一些实施例中，硒化砷402掺杂有银(Ag)、铜(Cu)、硅(Si)、锗(Ge)或其任意组合。在一些实施例中，存储单元401还包括位于掺杂硒化砷402的一侧或两侧的电极404，以与字线和/或位线(例如，图3A-3C中的字线318和位线304)相接触。

本文公开的无选择器存储单元中的单元元件(例如，存储单元301和401)可以被配置为具有处于不同电平的多个阈值电压(例如，阈值切换电压)，例如如图9中所示的第一阈值电压Vt1和大于Vt1的第二阈值电压Vt2。可以通过具有如下文详细描述的不同幅度和/或宽度的正或负编程脉冲，使用编程操作即编程到无选择器存储单元的单元元件，来设置两个不同的阈值电压Vt1和Vt2(或甚至更多的阈值电压)。在一些实施例中，当在单元元件上施加第一电压脉冲时，单元元件被配置为具有第一阈值电压Vt1；当第二电压脉冲施加在单元元件上时，单元元件被配置为具有第二阈值电压Vt2。在一些实施例中，当第二电压脉冲的幅度大于第一电压脉冲的幅度时，和/或当第一电压脉冲的宽度大于第二电压脉冲的宽度时，第二阈值电压Vt2大于第一阈值电压Vt2。也就是说，具有低幅度和/或长宽度的第一编程脉冲可以对第一阈值电压Vt1进行编程，第一阈值电压Vt1小于由具有高幅度和/或短宽度的第二编程脉冲编程的第二阈值电压Vt2。

关于图3A-3C中的存储单元301，从金属离子储存器306施加到固体电解质308的正编程脉冲(例如，正电压脉冲)(例如，在图3A-3C中的负z方向上)可以用于对存储单元301的阈值电压进行编程。在一些实施例中，存储单元301的单元元件被配置为在编程操作之前是绝缘的(即，原生/原始单元)。在一些实施例中，存储单元301的单元元件被配置为当从金属离子储存器306向固体电解质308施加第一正电压脉冲时，即使用第一编程操作时具有第一阈值电压Vt1。在一些实施例中，存储单元301的单元元件被配置为当从固体电解质308向金属离子储存器306施加负电压脉冲时，即使用擦除操作时再次绝缘。在一些实施例中，存储单元301的单元元件被配置为当再次从金属离子储存器306向固体电解质308施加第二正电压脉冲时，即使用第二编程操作时，具有第二阈值电压Vt2。在一个示例中，第二电压脉冲的幅度大于第一电压脉冲的幅度。在另一示例中，第二正电压脉冲的宽度小于第一正电压脉冲的宽度。在又一示例中，第二正电压脉冲的幅度大于第一正电压脉冲的幅度，并且第二正电压脉冲的宽度小于第一正电压脉冲的宽度。在上述三个示例中的任一个示例中，第二阈值电压Vt2可以被编程为大于第一阈值电压Vt1。在一些实施例中，负电压脉冲的幅度大于第一和第二正电压脉冲的幅度，以便将存储单元301的单元元件设置回绝缘，即擦除存储单元301。

关于图4中的存储单元401，单元元件可以未被配置为在原生/原始单元中或使用擦除操作的情况下是绝缘的，其不同于存储单元301。在一些实施例中，存储单元401的单元元件被配置为在编程操作之前(即，原生/原始单元)具有与绝缘相反的原生阈值电压Vtn。在一些实施例中，存储单元401的单元元件被配置为当第一电压脉冲施加在单元元件上时，即使用第一编程操作时具有第一阈值电压Vt1。在一些实施例中，存储单元401的单元元件被配置为当第二电压脉冲再次施加在单元元件上时，即使用第二编程操作时具有第二阈值电压Vt2。在一个示例中，第二电压脉冲的幅度大于第一电压脉冲的幅度。在另一示例中，第二电压脉冲的宽度小于第一电压脉冲的宽度。在又一示例中，第二电压脉冲的幅度大于第一电压脉冲的幅度，并且第二电压脉冲的宽度小于第一电压脉冲的宽度。在上述三个示例中的任一个示例中，第二阈值电压Vt2可以被编程为大于第一阈值电压Vt1。在一些实施例中，不执行擦除操作来擦除存储单元401的单元元件，即，将单元元件设置为绝缘。

图5A和5B示出了根据本公开内容的一些实施例的具有多个阈值电压的示例性存储单元阵列的操作的示意图。如图5A和5B中所示，存储单元502的阵列(例如，对应于图3A-3C中的存储单元301或图4中的存储单元401)可以分别被形成为字线504(例如，对应于图3A-3C中的字线318)和位线506(例如，对应于图3A-3C中的位线304)的交点(交叉点)。每个存储单元502可以是具有被配置为具有多个阈值电压的单元元件的无选择器存储单元。

在图5A中，为了操作存储单元502的阵列，具有0或V/2的值的字线电压(V_w)可以被施加到每个字线504，并且具有0或-V/2的值的位线电压(V_b)可以被施加到每个位线506。因此，施加到每个存储单元502的电压(Va)可以是0、V/2或V。在一些实施例中，V被设置为上述用于编程或擦除存储单元502的单元元件的任何电压脉冲。如图5A中所示，只有在具有非零电压的一对字线504和位线506的交点处的存储单元502(Va＝V，在图5A中的虚线圆中)可以被选择用于编程或擦除。根据一些实施例，在具有至少一个零电压的相应一对字线504和位线506的每个交点处的其它存储单元502(Va＝0 or V/2)不被选择用于编程或擦除。

在图5B中，为了操作存储单元502的阵列，具有V/2或V值的字线电压(V_w)可以被施加到每个字线504，并且具有0或V/2值的位线电压(V_b)可以被施加到每个位线506。因此，施加到每个存储单元502的电压(Va)可以是0、V/2或V。在一些实施例中，V被设置为上述用于编程或擦除存储单元502的单元元件的任何电压脉冲。如图5B中所示，只有在具有非-V/2电压的一对字线504和位线506的交点处的存储单元502(Va＝V，在图5B中的虚线圆中)可以被选择用于编程或擦除。根据一些实施例，在具有至少一个V/2电压的相应一对字线504和位线506的每个交点处的其它存储单元502(Va＝0 or V/2)不被选择用于编程或擦除。

图6A-6H示出了根据本公开内容的一些实施例的用于形成具有多个阈值电压的存储单元的存储器件的示例性制造工艺。图7示出了根据本公开内容的一些实施例的用于形成具有多个阈值电压的存储单元的存储器件的示例性方法700的流程图。图6A-6H和7中描述的存储器件的示例包括图3A-3C中描述的存储器件300。将一起描述图6A-6H和7。应当理解的是，方法700中示出的操作不是全面的，并且在任何示出的操作之前、之后或之间也可以执行其它操作。此外，一些操作可以同时执行，或以不同于图7所示的顺序执行。

参考图7，方法700开始于操作702，其中在衬底上形成单元元件层。在一些实施例中，为了形成单元元件层，依次沉积固体电解质层、分离器层和金属离子储存层。金属离子储存器可以包括银、铜、硫化银、硫化铜、硒化银或硒化铜中的至少一种。固体电解质可以包括硒化锗、硫化锗、硒化银、硫化银或碲化铜中的至少一种。分离器可以包括氧化硅、氧化铝或氧化钆中的至少一种分离器。在一些实施例中，在形成单元元件层之前，在衬底上形成导体层，使得单元元件层形成在导体层上。

参考图6A，导体层604形成在衬底602上。在一些实施例中，使用一种或多种薄膜沉积过程来沉积金属层，例如钨层，所述薄膜沉积过程包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合。

如图6A中所示，单元元件层605形成在导体层604上。在一些实施例中，为了形成单元元件层605，使用一种或多种薄膜沉积过程，包括但不限于CVD、PVD、ALD、电镀、化学镀、任何其它合适的沉积过程或其任意组合，在导体层604上顺序沉积固体电解质层606、分离层612和金属离子储存层614。例如，金属离子储存层614可包括银、铜、硫化银、硫化铜、硒化银、硒化铜或其任何组合，固体电解质层606可包括硒化锗、硫化锗、硒化银、硫化银、碲化铜或其任何组合，并且分离层612可包括氧化硅、氧化铝、氧化钆或其任何组合。在一个示例中，固体电解质层606的厚度可以在大约10纳米和大约100纳米之间，金属离子储存层614的厚度在大约5纳米和大约50纳米之间，分离层612的厚度在大约1纳米和大约10纳米之间。

在一些实施例中，通过使用一个或多个薄膜沉积过程(包括但不限于CVD、PVD、ALD或其任意组合)沉积电介质材料(例如氮化硅)，在单元元件层605上形成电介质层618，以在后续过程中充当单元元件层605的蚀刻掩模。在一些实施例中，通过使用一种或多种薄膜沉积过程(包括但不限于CDV、PVD、ALD或其任意组合)沉积诸如钨的导电材料，在单元元件层605和电介质层618之间形成电极层(未示出)，以在单元元件622和导体层(字线)630之间形成电极(例如，图3C中的电极312)。

在一些实施例中，为了形成单元元件层，沉积硒化砷层，并且硒化砷层掺杂有银、铜、硅或锗中的至少一项。如图4中所示，可以使用一种或多种薄膜沉积过程在导体层604上沉积硒化砷层402(例如，如图6A中所示)，所述薄膜沉积过程包括但不限于CVD、PVD、ALD、电镀、化学镀、任何其它合适的沉积过程或其任意组合。然后，可以使用离子注入和/或热扩散来用银、铜、硅和/或锗掺杂硒化砷层402。在一些实施例中，例如，使用CVD，在沉积硒化砷层402的同时，执行原位掺杂以掺杂硒化砷层402。

方法700进行到操作704，如图7中所示，其中穿过单元元件层形成多个间隙，以将单元元件层分成多个单元元件，每个单元元件被配置为具有多个阈值电压。在一些实施例中，为了形成多个间隙，单元元件层被双重图样化，并且双重图样化的单元元件层被蚀刻穿透。

如图6B中所示，单元元件层605、导体层604和电介质层618(例如，在图6A中示出)在y方向(例如，位线方向)上被蚀刻穿透以形成多个间隙620。在一些实施例中，单元元件层605、导体层604和电介质层618首先被双重图样化。例如，电介质层618可以通过光刻、显影和蚀刻来图样化。双重图样化可以包括但不限于光刻-蚀刻-光刻-蚀刻(LELE)间距分割或自对准双重图样化(SADP)，以控制由单元元件层605形成的单元元件622的临界尺寸。在一些实施例中，双重图样化的单元元件层605和导体层604然后在y方向上被蚀刻穿透，以使用双重图样化的电介质层618作为蚀刻掩模在y方向上形成平行间隙620。单元元件层605和导体层604可以通过一个或多个湿法蚀刻和/或干法蚀刻过程来蚀刻，例如深反应离子蚀刻(DRIE)，使用双重图样化的蚀刻掩模来同时形成平行间隙620。根据一些实施例，由此形成由间隙620分开的单元元件622，并且每个单元元件622包括单元元件层605的一部分(例如，图4中的固体电解质层606、分离层612和金属离子储存层614，或掺杂的硒化砷层402)。如上面详细描述的，每个单元元件622可以被配置为具有多个阈值电压。在一些实施例中，导体层604也被间隙620分开，分别在单元元件622下方形成位线并且与单元元件622相接触。

方法700进行到操作706，如图7中所示，其中在多个单元元件之间的多个间隙中形成多个绝缘结构。在一些实施例中，为了形成多个绝缘结构，将一个或多个电介质层沉积在多个单元元件上并且沉积到多个间隙中以填充多个间隙，并且对沉积的电介质层进行平坦化以暴露多个单元元件。

如图6C中所示，封装层624沉积在单元元件622上并且沉积到间隙620中，以保护暴露的单元元件622。在一些实施例中，使用一种或多种薄膜沉积过程，包括但不限于CVD、PVD、ALD、任何其它合适的沉积工艺或其任意组合，沿着单元元件622的侧壁和顶部表面来沉积电介质层，例如氮化硅层，以完全覆盖单元元件622，从而形成封装层624。在一些实施例中，使用ALD来沉积封装层624以形成薄的共形层，而不完全填充单元元件622之间的间隙620。

如图6D中所示，覆盖层626沉积在封装层624上以填充间隙620。在一些实施例中，使用一种或多种薄膜沉积过程，包括但不限于CVD、PVD、ALD、任何其它合适的沉积过程或其任意组合，在封装层624上沉积电介质层，例如氧化硅层，并且将其沉积到间隙620中，以形成覆盖层626。在一些实施例中，为了完全填充间隙620而没有空气间隙，通过使用ALD或可流动CVD沉积氧化硅，或通过旋涂旋压式电介质(SOD)来形成覆盖层626。根据一些实施例，由此形成单元元件622之间的横向的绝缘结构629，每个绝缘结构包括封装层624和覆盖层626。

如图6E中所示，使用诸如化学机械抛光(CMP)、研磨或蚀刻的平坦化过程来对覆盖层626和封装层624进行平坦化，以去除单元元件622的顶部表面上的部分已平坦化的覆盖层626和封装层624。在一些实施例中，平坦化过程继续去除电介质层618(例如，如图6D中所示)，以暴露每个单元元件622的金属离子储存层614。尽管为了便于描述，图6A-6E仅示出了y方向上的间隙蚀刻和填充过程，但是应当理解的是，为了形成可以在垂直位线和字线的交点处自对准的柱状存储单元，单元元件层605可能需要在两个垂直方向(例如，x方向和y方向二者)上蚀刻，以形成填充有绝缘结构的垂直间隙。根据需要，可以在x方向上再次执行上述关于图6A-6E的相同间隙蚀刻和填充过程。

方法700进行到操作708，如图7中所示，其中多个字线形成在多个单元元件上方并且与其相接触。如图6F中所示，导体层630形成在单元元件622和绝缘结构629上。在一些实施例中，使用一种或多种薄膜沉积过程来沉积金属层，例如钨层，所述薄膜沉积过程包括但不限于CVD、PVD、ALD或其任意组合。然后可以使用例如双重图样化来对导体层630进行图案化，并且例如使用RIE在图6F的x方向(例如，字线方向)上对其进行蚀刻，以在单元元件622(例如，金属离子储存层614)上方形成多条字线，并且字线与单元元件622相接触。

在一些实施例中，使用与上面关于图6A-6E和图7所述类似的过程，形成位于字线上方并且与字线相接触的另一单元元件阵列。如图6G中所示，单元元件层631形成在导体层630(形成字线)上，导体层644形成在单元元件层631上。在一些实施例中，为了形成单元元件层631和导体层644，使用一种或多种薄膜沉积过程顺序地沉积固体电解质层632、分离层638、金属离子储存层640和导体层644，所述薄膜沉积过程包括但不限于CVD、PVD、ALD或其任意组合。如图6H中所示，单元元件651均包括固体电解质层632、分离层638和金属离子储存层640的一部分，并由绝缘结构649横向地分开，单元元件651由单元元件层631使用上述关于图6B-6E的过程形成。导体644可以被图样化和蚀刻，以分别形成在单元元件651上方并且与其相接触的多条位线。为了便于描述，上面参照图6A-6E描述的用于形成类似部件的过程不再重复。

图8示出了根据本公开内容的一些实施例的用于操作具有多个阈值电压的存储单元的存储器件的示例性方法800的流程图。图8中所描绘的存储器件的示例包括图3A-3C中所描绘的存储器件300或本文中所公开的任何其它存储器件。应当理解的是，方法800中示出的操作不是全面的，并且在任何示出的操作之前、之后或之间也可以执行其它操作。此外，一些操作可以同时执行，或以不同于图8所示的顺序执行。

参考图8，方法800开始于操作802，其中通过在多条位线中的相应位线和多条字线中的相应字线之间施加第一电压脉冲，将存储单元中的一个存储单元编程到第一阈值电压。例如，通过从金属离子储存器306向固体电解质308施加第一正电压脉冲，可以将存储单元301编程为第一阈值电压Vt1。

方法800进行到操作804，如图8中所示，其中通过在位线和字线之间施加第二电压脉冲将存储单元编程到第二阈值电压。在一些实施例中，在(i)第二电压脉冲的幅度大于第一电压脉冲的幅度，或(ii)第一电压脉冲的宽度大于第二电压脉冲的宽度中的至少一种情况下时，第二阈值电压大于第一阈值电压。例如，通过从金属离子储存器306向固体电解质308施加第二正电压脉冲，存储单元301可以被编程为大于第一阈值电压Vt1的第二阈值电压Vt2。在一个示例中，第二电压脉冲的幅度大于第一电压脉冲的幅度。在另一示例中，第一电压脉冲的宽度大于第二电压脉冲的宽度。在又一示例中，第二电压脉冲的幅度大于第一电压脉冲的幅度，并且第一电压脉冲的宽度大于第二电压脉冲的宽度。

在一些实施例中，通过在位线和字线之间施加第三电压脉冲，存储单元被编程为是绝缘的。第三电压脉冲的极性可以与第一电压脉冲的极性或第二电压脉冲的极性相反。例如，通过从固体电解质308向金属离子储存器306施加负电压脉冲，存储单元301可以被编程为是包含的(即，被擦除)。

方法800进行到操作806，如图8中所示，其中在第一和第二阈值电压之间的感测电压下感测存储单元。例如，可以在第一和第二阈值电压Vt1和Vt2之间的感测电压Vs下感测存储单元301，例如Vt1<Vs<Vt2。

根据本公开内容的一个方面，存储器件包括多条位线、多条字线和多个存储单元，每个存储单元布置在多条位线中的相应位线和多条字线中的相应字线的交点处。多个存储单元中的每个存储单元包括没有选择器的单元元件。单元元件被配置为具有多个阈值电压。

在一些实施例中，单元元件包括堆叠的金属离子储存器、固体电解质和垂直位于金属离子储存器和固体电解质之间的分离器。

在一些实施例中，金属离子储存器包括银、铜、硫化银、硫化铜、硒化银或硒化铜中的至少一种。

在一些实施例中，固体电解质包括硒化锗、硫化锗、硒化银、硫化银或碲化铜中的至少一种质。

在一些实施例中，分离器包括电介质。在一些实施例中，电介质包括氧化硅、氧化铝或氧化钆中的至少一种电介质。

在一些实施例中，固体电解质的厚度在大约10纳米和大约100纳米之间。

在一些实施例中，固体电解质的厚度在约10纳米到约100纳米之间，金属离子储存器的厚度在约5纳米到约50纳米之间，分离器的厚度在约1纳米到约10纳米之间。

在一些实施例中，当从金属离子储存器向固体电解质施加第一正电压脉冲时，单元元件被配置为具有多个阈值电压中的第一阈值电压。在一些实施例中，当从金属离子储存器向固体电解质施加第二正电压脉冲时，单元元件被配置为具有多个阈值电压中的第二阈值电压。在一些实施例中，当从固体电解质向金属离子储存器施加负电压脉冲时，单元元件被配置为是绝缘的。

在一些实施例中，在(i)第二正电压脉冲的第二幅度大于第一正电压脉冲的第一幅度，或(ii)第一正电压脉冲的第一宽度大于第二正电压脉冲的第二宽度中的至少一种情况下，第二阈值电压大于第一阈值电压。

在一些实施例中，单元元件包括掺杂的硒化砷。在一些实施例中，硒化砷掺杂有银、铜、硅或锗中的至少一项。

在一些实施例中，当第一电压脉冲施加在单元元件上时，单元元件被配置为具有多个阈值电压中的第一阈值电压。在一些实施例中，当第二电压脉冲施加在单元元件上时，单元元件被配置为具有多个阈值电压中的第二阈值电压。

在一些实施例中，在(i)第二电压脉冲的第二幅度大于第一电压脉冲的第一幅度，或(ii)第一电压脉冲的第一宽度大于第二电压脉冲的第二宽度中的至少一种情况下，第二阈值电压大于第一阈值电压。

在一些实施例中，多条字线和多条位线处于交叉点架构中。

根据本公开内容的另一方面，存储器件包括多条位线、多条字线和多个存储单元，每个存储单元布置在多条位线中的相应位线和多条字线中的相应字线的交点处。多个存储单元中的每个存储单元包括堆叠的金属离子储存器、固体电解质和垂直位于金属离子储存器和固体电解质之间的分离器。

在一些实施例中，金属离子储存器包括银、铜、硫化银、硫化铜、硒化银或硒化铜中的至少一项，固体电解质包括硒化锗、硫化锗、硒化银、硫化银或碲化铜中的至少一项，分离器包括氧化硅、氧化铝或氧化钆中的至少一项。

在一些实施例中，当从金属离子储存器向固体电解质施加第一正电压脉冲时，单元元件被配置为具有多个阈值电压中的第一阈值电压。在一些实施例中，当从金属离子储存器向固体电解质施加第二正电压脉冲时，单元元件被配置为具有多个阈值电压中的第二阈值电压。在一些实施例中，当从固体电解质向金属离子储存器施加负电压脉冲时，单元元件被配置为是绝缘的。

根据本公开内容的又一方面，存储器件包括多条位线、多条字线和多个存储单元，每个存储单元布置在多条位线中的相应位线和多条字线中的相应字线的交点处。多个存储单元中的每个存储单元都包括掺杂的硒化砷。

在一些实施例中，硒化砷掺杂有银、铜、硅或锗中的至少一项。

在一些实施例中，当第一电压脉冲施加在单元元件上时，单元元件被配置为具有多个阈值电压中的第一阈值电压。在一些实施例中，当第二电压脉冲施加在单元元件上时，单元元件被配置为具有多个阈值电压中的第二阈值电压。

根据本公开内容的又一方面，公开了一种用于形成存储器件的方法。形成单元元件层。穿过单元元件层形成多个间隙，以将单元元件层分成多个单元元件，每个单元元件被配置为具有多个阈值电压。多个绝缘结构形成在多个单元元件之间的多个间隙中。

在一些实施例中，为了形成单元元件层，依次沉积固体电解质层、分离器层和金属离子储存层。

在一些实施例中，金属离子储存器包括银、铜、硫化银、硫化铜、硒化银或硒化铜中的至少一项，固体电解质包括硒化锗、硫化锗、硒化银、硫化银或碲化铜中的至少一项，分离器包括氧化硅、氧化铝或氧化钆中的至少一项。

在一些实施例中，为了形成多个间隙，单元元件层被双重图样化，并且双重图样化的单元元件层被蚀刻穿透。

在一些实施例中，为了形成多个绝缘结构，将一个或多个电介质层沉积在多个单元元件上并且沉积到多个间隙中以填充多个间隙，并且对沉积的电介质层进行平坦化以暴露单元元件。

在一些实施例中，在形成多个绝缘结构之后，多个字线形成在多个单元元件上方并且与多个单元元件相接触。

根据本公开内容的另一方面，公开了一种用于操作3D存储器件的方法。存储器件包括多条位线、多条字线和多个存储单元，每个存储单元布置在多条位线中的相应位线和多条字线中的相应字线的交点处。通过在多条位线中的相应位线和多条字线中的相应字线之间施加第一电压脉冲，将存储单元中的一个存储单元编程为第一阈值电压。通过在位线和字线之间施加第二电压脉冲，将存储单元编程为第二阈值电压。存储单元在第一和第二阈值电压之间的感测电压下被感测。

在一些实施例中，通过在位线和字线之间施加第三电压脉冲，存储单元被编程为是绝缘的。在一些实施例中，第三电压脉冲的第三极性与第一电压脉冲的第一极性或第二电压脉冲的第二极性相反。

在一些实施例中，在(i)第二电压脉冲的第二幅度大于第一电压脉冲的第一幅度，或(ii)第一电压脉冲的第一宽度大于第二电压脉冲的第二宽度中的至少一种情况下，第二阈值电压大于第一阈值电压。

特定实施例的前述描述将如此揭示本公开内容的一般性质，以至于其它人可以通过应用本领域技术内的知识，容易地修改和/或适应这些特定实施例的各种应用，而无需过度的实验，而不偏离本公开内容的一般概念。因此，基于本文给出的讲解和指导，这种适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解的是，本文的术语或措辞是出于描述而非限制的目的，以使得本说明书的术语或措辞将由本领域技术人员根据讲解和指导来解释。

上面已经借助于说明特定功能及其关系的实现的功能构建框描述了本公开内容的实施例。为了描述的方便，本文任意定义了这些功能构建框的边界。只要适当地执行指定的功能及其关系，就可以定义替代边界。

概述和摘要部分可以阐述发明人所设想的本公开内容的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开内容和所附权利要求。

本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据以下权利要求及其等同物来定义。