锑化物高电子迁移率晶体管及制备方法
阅读说明：本技术 锑化物高电子迁移率晶体管及制备方法 (Antimonide high electron mobility transistor and preparation method thereof ) 是由 倪健 董海云 薛聪 于 2020-12-10 设计创作，主要内容包括：本发明公开了一种锑化物高电子迁移率晶体管及制备方法,所述制备方法包括：提供衬底；于所述衬底的表面形成电子阻挡层；于所述电子阻挡层的表面形成锑化物外延结构。通过在锑化物外延结构和衬底之间设计引入电子阻挡层,解决衬底中的原子向上层结构扩散可能带来的器件漏电以及衬底原子不可控的扩散增加沟道层中电子浓度的控制难度等问题；锑化物外延结构既保证整体锑化物高分子迁移率晶体管的正常工作,同时缓解了常见的衬底与上层锑化物存在的晶格失配的问题,进而有效提高锑化物高电子迁移率晶体管沟道的电子浓度和在室温条件下的电子迁移率。(The invention discloses an antimonide high electron mobility transistor and a preparation method thereof, wherein the preparation method comprises the following steps: providing a substrate; forming an electron blocking layer on the surface of the substrate; and forming an antimonide epitaxial structure on the surface of the electron blocking layer. By designing and introducing an electron barrier layer between the antimonide epitaxial structure and the substrate, the problems that the diffusion of atoms in the substrate to an upper layer structure possibly causes device electric leakage, the uncontrollable diffusion of the substrate atoms increases the control difficulty of the electron concentration in a channel layer and the like are solved; the antimonide epitaxial structure not only ensures the normal work of the whole antimonide high-molecular mobility transistor, but also relieves the problem of lattice mismatch between a common substrate and an upper antimonide, thereby effectively improving the electron concentration of the channel of the antimonide high-electron mobility transistor and the electron mobility of the antimonide high-electron mobility transistor at room temperature.)
技术领域
本发明涉及半导体技术领域，尤其涉及一种锑化物高电子迁移率晶体管及制备方法。
背景技术
在高速化合物半导体器件中，高电子迁移率晶体管(High electron mobilitytransistor,HEMT)因具有高跨导，低阈值电压，高的电流截止频率，低栅漏电流等优良性能占有举足轻重的作用，以Ⅲ-Ⅴ族化合物半导体为基础的高电子迁移率晶体管在微波、毫米波器件及单片集成电路和逻辑集成电路的应用近年来一直受到持续的关注。
锑化物体系材料是第三代高电子迁移率晶体管的应用材料，以InSb、InAsSb为代表的窄带隙材料作为沟道层可达到比GaAs和InP更高的载流子迁移率和饱和漂移速率，在高频高速领域的应用潜力巨大。沟道层的载流子浓度和迁移率是决定器件性能的关键因素。而传统的锑化物高电子迁移率晶体管的衬底采用价格且加工与集成相对困难的InP或锑化物衬底，虽然目前部分技术采用Si作为衬底，但仍然存在晶格失配，晶格失配会带来器件沟道层电子迁移率下降，并且Si原子扩散易导致上层结构中漏电现象。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种锑化物高电子迁移率晶体管及制备方法，有效解决锑化物与衬底之间晶格失配，同时消除衬底中的原子扩散导致器件漏电的问题，极大提高沟道层电子迁移率。
为解决上述技术问题，本申请的第一方面提出一种锑化物高电子迁移率晶体管的制备方法，包括：
提供衬底；
于所述衬底的表面形成电子阻挡层；
于所述电子阻挡层的表面形成锑化物外延结构。
于上述实施例中的锑化物高电子迁移率晶体管的制备方法中，于提供的衬底上依次形成电子阻挡层和锑化物外延结构，通过在锑化物外延结构和衬底之间设计引入电子阻挡层，解决衬底中的原子向上层结构扩散可能带来的器件漏电以及衬底原子不可控的扩散增加沟道层中电子浓度的控制难度等问题；锑化物外延结构既保证整体锑化物高分子迁移率晶体管的正常工作，同时缓解了常见的衬底与上层锑化物存在的晶格失配的问题，进而有效提高锑化物高电子迁移率晶体管沟道的电子浓度和在室温条件下的电子迁移率。
在其中一个实施例中，所述电子阻挡层包括P型掺杂的InAlSb层。
在其中一个实施例中，所述于所述电子阻挡层的表面形成锑化物外延结构包括：
于所述电子阻挡层的表面形成复合缓冲层；
于所述复合缓冲层的表面形成沟道层；
于所述沟道层的表面形成锑化物隔离层；
于所述锑化物隔离层的表面形成势垒层；
于所述势垒层的表面形成帽层。
在其中一个实施例中，所述于所述电子阻挡层的表面形成复合缓冲层包括：
于所述电子阻挡层的表面形成超晶格缓冲层；
于所述超晶格缓冲层的表面形成穿插缓冲层；
其中，所述穿插缓冲层包括第一穿插缓冲层和相邻的所述第一穿插缓冲层之间设有第二穿插缓冲层。
于上述实施例中的锑化物高电子迁移率晶体管的制备方法中，通过严格控制超晶格缓冲层的超晶格周期数，以使过滤晶格失配位错的效果达到最佳；穿插缓冲层阻挡超晶格缓冲层无法过滤掉的较大位错，例如挛晶与堆垛层错，起到有效分解挛晶缺陷、弯曲的作用；超晶格缓冲层与穿插缓冲层的相结合共同高效解决了衬底与沟道层存在的晶格失配的问题，提高锑化物高电子迁移率晶体管沟道层电子迁移率。
进一步地，所述第一穿插缓冲层包括InAlxSb层，所述第二穿插缓冲层包括InAlySb层，x的取值范围为0.1～0.25，y的取值范围为0.2～0.4。
在其中一个实施例中，所述于所述复合缓冲层之后且形成所述沟道层之前，还包括：
于所述复合缓冲层的表面形成第一掺杂层；
于所述第一掺杂层的表面形成第一保护层；
于所述第一保护层的表面形成掺杂隔离层。
于上述实施例中的锑化物高电子迁移率晶体管的制备方法中，在复合缓冲层上依次设置第一掺杂层、第一保护层及掺杂隔离层，第一掺杂层沉积到复合缓冲层的瞬间，取代穿插缓冲层中提供电子的元素，提供n型载流子即电子，作为n型掺杂源；第一保护层保证前期沉积的第一掺杂层的原子不会突然的被衬底升温将掺杂原子激活形成p型掺杂源；掺杂隔离层将沟道层与n型掺杂源分隔开，大大降低杂质电离散射，从而提高电子迁移率。
进一步地，所述第一掺杂层包括Si原子沉积层，所述于所述复合缓冲层的表面形成第一掺杂层之前，还包括：
将形成有所述复合缓冲层的衬底的温度调至预设温度，所述预设温度为280℃～320℃。
在其中一个实施例中，所述于所述锑化物隔离层之后且形成所述势垒层之前，还包括：
于所述锑化物隔离层的表面形成第二掺杂层；
于所述第二掺杂层的表面形成第二保护层。
本申请的第二方面提出一种锑化物高电子迁移率晶体管，包括：依次层叠的衬底、电子阻挡层及锑化物外延结构。
进一步地，所述锑化物外延结构包括：依次叠层的复合缓冲层、第一掺杂层、第一保护层、掺杂隔离层、沟道层、锑化物隔离层、第二掺杂层、第二保护层、势垒层及帽层。
于上述实施例中的锑化物高电子迁移率晶体管中，通过设计在提供的衬底上依次形成电子阻挡层、复合缓冲层、第一掺杂层、第一保护层、掺杂隔离层、沟道层、锑化物隔离层、第二掺杂层、第二保护层、势垒层及帽层，此结构不仅极大提高锑化物高电子迁移率晶体管沟道层的电子迁移率，整体器件的稳定性和可靠性均有稳步提升。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的锑化物高电子迁移率晶体管的制备方法的流程示意图；
图2为本申请一实施例中提供的锑化物高电子迁移率晶体管的截面结构示意图；
图3为本申请一实施例中提供的形成锑化物外延结构的流程示意图；
图4为本申请一实施例中提供的锑化物外延结构的截面结构示意图；
图5为本申请一实施例中提供的形成复合缓冲层的流程示意图；
图6为本申请一实施例中提供的复合缓冲层的截面结构示意图；
图7为本申请另一实施例中提供的复合缓冲层的截面结构示意图；
图8为本申请一实施例中提供的形成复合缓冲层之后且形成沟道层之前的流程示意图；
图9为本申请一实施例中提供的形成锑化物隔离层之后且形成势垒层之前的流程示意图；
图10为本申请另一实施例中提供的锑化物高电子迁移率晶体管的截面结构示意图。
附图标记说明：10-衬底，20-电子阻挡层，30-锑化物外延结构，31-复合缓冲层，311-超晶格缓冲层，312-穿插缓冲层，3121-第一穿插缓冲层，3122-第二穿插缓冲层，32-沟道层，33-锑化物隔离层，34-势垒层，35-帽层，40-第一掺杂层，50-第一保护层，60-掺杂隔离层，70-第二掺杂层，80-第二保护层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
为了说明本申请上述的技术方案，下面通过具体实施例来进行说明。
本申请所提供的一种锑化物高电子迁移率晶体管的制备方法，均在超高真空系统(Ultra-High Vacuum system，UHV)中完成，压强小于10-8Pa，超高真空系统可选为装备了分子束外延生长装置的超高真空系统，在外延生长薄膜时，保持一定的超高真空状态，利于分子束外延生长高质量的薄膜。分子束外延技术使用的衬底温度低，膜层生长速率慢，束流强度易于精确控制，膜层组分和掺杂浓度可随源的变化而迅速调整，能够制备出一个原子层的单晶薄膜，以及交替生长不同组分、不同掺杂的薄膜而形成的超薄层量子显微结构材料。
在本申请的一个实施例中提供的一种锑化物高电子迁移率晶体管的制备方法中，如图1所示，包括如下步骤：
S10：提供衬底10；
S20：于衬底10的表面形成电子阻挡层20；
S30：于电子阻挡层20的表面形成锑化物外延结构30。
于上述实施例中的锑化物高电子迁移率晶体管的制备方法中，于提供的衬底上依次形成电子阻挡层和锑化物外延结构，通过在锑化物外延结构和衬底之间设计引入电子阻挡层，解决衬底中的原子向上层结构扩散可能带来的器件漏电以及衬底原子不可控的扩散增加沟道层中电子浓度的控制难度等问题；锑化物外延结构既保证整体锑化物高分子迁移率晶体管的正常工作，同时缓解了常见的衬底与上层锑化物存在的晶格失配的问题，进而有效提高锑化物高电子迁移率晶体管沟道的电子浓度和在室温条件下的电子迁移率。
在一个实施例中，如图2所示，步骤S10中提供的衬底10至少包括但不仅限于Si衬底、锑化物衬底或InP衬底等等。优选地，选用成本低且易得的Si衬底作为衬底，此外Si基底封装工艺简单，可用于大尺寸外延，适合产业化应用，大大减少后期的工作量。
在一个实施例中，请继续参考图2，步骤S20中形成的电子阻挡层20的材料可以为InSb、AlSb、InAlSb、AlGaSb中的任意一种或两种以上的组合。优选地，电子阻挡层20选用晶格匹配度最高的InAlSb材料，并对InAlSb材料进行P型掺杂，以形成电子阻挡层。其中，P型掺杂源可选用Be、Mg等元素掺杂，掺杂浓度为1016/cm3～1019/cm3。具体地，掺杂浓度可为1016/cm3、1017/cm3、1018/cm3、1019/cm3。P型掺杂的InAlSb层一方面Si衬底中的原子向上扩散形成掺杂造成n型器件漏电，另一方面避免Si原子不可控的扩散增加沟道层电子浓度的控制难度。
作为示例，电子阻挡层InAlSb中Al的摩尔含量为0.1-0.3，厚度为500nm-800nm，生长温度为400℃-440℃。
在本申请的一个实施例中提供的一种锑化物高电子迁移率晶体管的制备方法中，如图3所示，步骤S30：于电子阻挡层的表面形成锑化物外延结构包括如下步骤：
步骤S31：于电子阻挡层20的表面形成复合缓冲层31；
步骤S32：于复合缓冲层31的表面形成沟道层32；
步骤S33：于沟道层32的表面形成锑化物隔离层33；
步骤S34：于锑化物隔离层33的表面形成势垒层34；
步骤S35：于势垒层34的表面形成帽层35。
在一个实施例中，如图4所示，步骤S32中形成的沟道层32的材料包括InSb、InAsSb或InAlSb中的任意一种。优选地，沟道层的材料为InSb，厚度为30nm-50nm，生长温度为400℃-440℃，禁带宽度Eg为0.17eV。
在一个实施例中，如图4所示，步骤S33中形成的锑化物隔离层33的材料为InSb、AlSb、InAlSb、AlGaSb中的任意一种或两种以上的组合。优选地，锑化物隔离层的材料为InAlSb，Al的摩尔含量为0.1-0.3，厚度为6nm-10nm，生长温度为400℃-440℃。
在一个实施例中，如图4所示，步骤S34中形成的势垒层34的材料为InSb、AlSb、InAlSb、AlGaSb中的任意一种或两种以上的组合。优选地，势垒层的材料为InAlSb，Al的摩尔含量为0.1-0.3，厚度为80nm-130nm，生长温度为400℃-440℃。势垒层一方面的作用是对沟道载流子起到限制作用，另一方面为后期器件中栅极的设计提供了工艺空间。
在一个实施例中，如图4所示，步骤S35中形成的帽层35的材料为InSb、AlSb、InAlSb、AlGaSb中的任意一种或两种以上的组合。帽层的材料为InSb，厚度为5nm-10nm，生长温度为400℃-440℃。该层作用为一方面保护下层结构不被氧化，另一方面可以进行掺杂与金属形成良好的欧姆接触，减小接触电阻，获得较低的阈值电压，从而减小器件的功耗。
在本申请的一个实施例中提供的一种锑化物高电子迁移率晶体管的制备方法中，如图5所示，步骤S31：于电子阻挡层的表面形成复合缓冲层包括如下步骤：
步骤S311：于电子阻挡层20的表面形成超晶格缓冲层311；
步骤S312：于超晶格缓冲层311的表面形成穿插缓冲层312；
其中，穿插缓冲层312包括第一穿插缓冲层3121和相邻的第一穿插缓冲层之间设有第二穿插缓冲层3122。
于上述实施例中的锑化物高电子迁移率晶体管的制备方法中，通过严格控制超晶格缓冲层的超晶格周期数，以使过滤晶格失配位错的效果达到最佳；穿插缓冲层阻挡超晶格缓冲层无法过滤掉的较大位错，例如挛晶与堆垛层错，起到有效分解挛晶缺陷、弯曲的作用；超晶格缓冲层与穿插缓冲层的相结合共同高效解决了衬底与沟道层存在的晶格失配的问题，提高锑化物高电子迁移率晶体管沟道层电子迁移率。
在一个实施例中，如图6所示，步骤S311中形成的超晶格缓冲层311的材料至少包括但不仅限于InSb/InAlSb、InSb/InGaSb、AlSb/InAlSb、AlSb/AlGaSb等等。超晶格缓冲层的周期数为40-60，每个周期中包含两层，依次形成周期性层叠结构。
作为示例，优选地，超晶格缓冲层311的材料为InSb/InAlSb，每个周期中InSb厚度为1nm-3nm，InAlSb厚度为4nm-6nm，Al的摩尔含量为0.1-0.3，超晶格缓冲层的生长温度为400-440℃。
在一个实施例中，如图6所示，步骤S312中形成的穿插缓冲层311包括第一穿插缓冲层3121和相邻的第一穿插缓冲层之间设有第二穿插缓冲层3122。其中，第一穿插缓冲层3121的厚度大于第二穿插缓冲层3122的厚度。穿插缓冲层可阻挡超晶格缓冲层无法过滤掉的较大位错，例如挛晶与堆垛层错，此外，较厚的第一穿插缓冲层则为分解后的小挛晶位错提供足够的反应空间。穿插缓冲层与多周期的超晶格缓冲层相结合可以高效解决Si衬底与锑化物之间因晶格失配带来的沟道层质量下降的问题。
作为示例，第一穿插缓冲层与第二穿插缓冲层相互交叠，于多个第一穿插缓冲层之间穿插多个第二穿插缓冲层，穿插2层第二穿插缓冲层，形成如图6所示的结构；或穿插3层第二穿插缓冲层，形成如图7所示的结构。此处，并不对此进行限制，上述两种实施例仅作为示例。此外，第一穿插缓冲层还可以作为量子阱沟道层的下势垒层，起到限制沟道层电子运动的作用。
具体地，第一穿插缓冲层3121包括InAlxSb层，第二穿插缓冲层3122包括InAlySb层，x的取值范围为0.1～0.25，y的取值范围为0.2～0.4。InAlxSb层的厚度为1um-2um，InAlySb层的厚度为100nm-300nm，穿插缓冲层的生长温度为400℃-440℃。不同Al摩尔含量的InAlSb层界面起到使挛晶缺陷分解、弯曲的作用，而定量的厚度则为分解后的小挛晶位错等提供了足够的反应空间。
在本申请的一个实施例中提供的一种锑化物高电子迁移率晶体管的制备方法中，如图8所示，于复合缓冲层之后且形成沟道层之前，还包括如下步骤：
步骤S313：于复合缓冲层31的表面形成第一掺杂层40；
步骤S314：于第一掺杂层40的表面形成第一保护层50；
步骤S315：于第一保护层50的表面形成掺杂隔离层60。
于上述实施例中的锑化物高电子迁移率晶体管的制备方法中，在复合缓冲层上依次设置第一掺杂层、第一保护层及掺杂隔离层，第一掺杂层沉积到复合缓冲层的瞬间，取代穿插缓冲层中提供电子的元素，提供n型载流子即电子，作为n型掺杂源；第一保护层保证前期沉积的第一掺杂层的原子不会突然的被衬底升温将掺杂原子激活形成p型掺杂源；掺杂隔离层将沟道层与n型掺杂源分隔开，大大降低杂质电离散射，从而提高电子迁移率。
具体地，第一掺杂层40包括Si原子沉积层，于复合缓冲层31的表面形成第一掺杂层40之前，还包括：
步骤S316：将形成有复合缓冲层的衬底的温度调至预设温度，预设温度为280℃～320℃。
作为示例，第一保护层的生长温度为340℃～360℃，掺杂隔离层的生长温度为400℃～440℃。
在一个实施例中，如图10所示，锑化物高电子迁移率晶体管结构的生长温度通常在400℃以上，在制得n沟道锑化物HEMT结构的时候，Si应作为n型掺杂源，为避免Si原子在InAlSb势垒层中表现出两性掺杂特性，将Si调制掺杂时的衬底温度设定在280℃～320℃，原因是衬底温度高时Si原子将获取更多的能量而倾向于代替InAlSb势垒层中的Sb位表现出P型掺杂特性，以解决Si两性掺杂特性，Si原子沉积层提供给沟道层多余的电子，提高沟道层电子的迁移率
在一个实施例中，在掺杂完成后，锑化物高电子迁移率晶体管的衬底再次升温前，在第一掺杂层的表面形成第一保护层50，以避免后续升温带来Si原子再次被P型激活，Si原子占位结束后可按正常温度窗口生长InAlSb掺杂隔离层，从而隔离开掺杂源与沟道层，大大降低杂质电离散射，提高沟道层电子的迁移率。
作为示例，第一保护层50的材料为InSb、AlSb、InAlSb、AlGaSb中的任意一种或两种以上的组合。
在一个实施例中，掺杂隔离层60与锑化物隔离层33的制备材料完全一致，作用是将n型掺杂源与沟道层分隔开。Si原子沉积到第一穿插缓冲层InAlSb的表面代替In/Al位提供一个可自由移动的电子，并形成带正电的电离中心Si+，电性原因Si+对电子移动有束缚作用，即杂质电离散射。Si原子沉积层之上，InAlSb隔离层生长后生长InSb沟道层，形成了带阶，在隔离层一端的电子由于电势作用自动转移到导带较低的InSb沟道层，而与电离中心Si+隔离，因此受到的杂质电离散射大大降低，电子移动能力提升，进而提高锑化物高电子迁移率晶体管的电子迁移率。
在本申请的一个实施例中提供的一种锑化物高电子迁移率晶体管的制备方法中，如图9所示，于锑化物隔离层33之后且形成势垒层34之前，还包括：
步骤S331：于锑化物隔离层33的表面形成第二掺杂层70；
步骤S332：于第二掺杂层70的表面形成第二保护层80。
在一个实施例中，第二掺杂层70的材料、制备条件及功能均与第一掺杂层40完全一致，第二保护层80的材料、制备条件及功能均与第一保护层50完全一致，此处不再赘述。
请结合图1至图9参阅图10，在本申请的一个实施例中提供的一种锑化物高电子迁移率晶体管中，锑化物高电子迁移率晶体管包括依次层叠的衬底、电子阻挡层及锑化物外延结构。其中，锑化物外延结构包括：依次叠层的复合缓冲层、第一掺杂层、第一保护层、掺杂隔离层、沟道层、锑化物隔离层、第二掺杂层、第二保护层、势垒层及帽层。由于第一掺杂层中的掺杂源通过掺杂隔离层与沟道层分隔开，使沟道层中二维电子气的室温迁移率可以达到6×104cm2/Vs，低温迁移率达到2.8×105cm2/Vs，室温沟道层二维电子气浓度达到2×1012cm-2～5×1012cm-2，有效提高了锑化物高电子迁移率晶体管的可靠性。
于上述实施例中的锑化物高电子迁移率晶体管中，通过设计在提供的衬底10上依次形成电子阻挡层20、复合缓冲层30、第一掺杂层40、第一保护层50、掺杂隔离层60、沟道层32、锑化物隔离层33、第二掺杂层70、第二保护层80、势垒层34及帽层35，此结构不仅极大提高锑化物高电子迁移率晶体管沟道层的电子迁移率，掺杂隔离层、锑化物隔离层、第一保护层及第二保护层的存在使得整体器件的稳定性和可靠性均有稳步提升。
关于上述实施例中的锑化物高电子迁移率晶体管的制备方法的具体限定可以参见上文中对于锑化物高电子迁移率晶体管的制备方法的限定，在此不再赘述。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
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