具体实施方式

以下的公开内容提供许多不同的实施例或范例以实施本公开的不同部件(feature)。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本说明书叙述了一第一部件形成于一第二部件之上或上方，即表示其可能包含上述第一部件与上述第二部件是直接接触的实施例，亦可能包含了有额外的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，以下公开的不同范例可能重复使用相同的参照符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。

此外，其与空间相关用词，例如“在……下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含部件的装置的不同方位。装置能够以其他方式定向(旋转90度或其他方向)，并且本文中所使用的空间相关用词可以同样地被相应地解释。

本公开基本上涉及半导体装置及其制造，更具体而言，涉及制造场效晶体管(field-effect transistors,FETs)的方法，例如，鳍式场效晶体管(fin-like FETs,FinFET)、环绕式栅极场效晶体管(gate-all-around FETs,GAA FETs)及/或其他场效晶体管。

在一些例示性的实施例中，为了形成环绕式栅极装置，半导体鳍片可包括总共3个到10个交替排列的半导体材料层，当然，本公开并不限于这种配置方式。在一实施例中，第一半导体材料包括硅，而第二半导体材料包括硅锗。半导体材料之一及(或两者)可掺杂有合适的掺质，例如，p型掺质或n型掺质，以形成所需的场效晶体管。可通过外延工艺分别形成半导体材料，举例而言，例如，分子束外延(molecular beam epitaxy,MBE)工艺、化学气相沉积工艺及/或其他合适的外延成长工艺。

在许多实施例中，交替排列的半导体材料层被配置为提供纳米线(nanowire)或纳米片(nanosheet)装置，例如，环绕式栅极场效晶体管，其形成细节将在下文中提供。导入环绕式栅极场效晶体管的目的是通过增加栅极-通道耦合(ate-channel coupling)、降低截止状态电流(OFF-state current)及降低短通道效应(short-channel effects)，以改善栅极控制。多栅极(multi-gate)装置，例如，环绕式栅极场效晶体管，通常包括围绕其通道区域(水平或垂直)延伸的栅极结构，而可从所有侧面提供对通道区域的存取。环绕式栅极场效晶体管通常与互补式金属氧化物半导体(CMOS)工艺相容，而可以在保持栅极控制与减轻短通道效应的同时大幅缩小其尺寸。当然，本公开并非仅限于形成环绕式栅极场效晶体管，而能够提供诸如鳍式场效晶体管等的其他三维场效晶体管。

在环绕式栅极装置中，通过沉积交替排列而且可选择性蚀刻的材料层，以形成通道堆叠。举例而言，可在形成于两个主动区域之间的空间内外延成长第一类型的半导体材料。然后，可外延成长第二类型的半导体材料。通过形成交替排列的第一半导体材料层与第二半导体材料层而继续此工艺。然后，使用第一蚀刻工艺(例如，干式蚀刻工艺)以切割通道堆叠并且暴露通道堆叠的每一层。然后，可以使用第二蚀刻工艺(例如，湿式蚀刻工艺)以移除第一半导体材料，同时保持第二半导体材料实质上完整无缺。剩余的第二半导体材料因此可以形成在两个主动区域之间延伸的纳米线或纳米片的堆叠。

根据本文描述的原理，装置或电路可包括混合结构，且此混合结构既包括环绕式栅极结构也包括鳍式场效晶体管结构。例如，在单一组的工艺中，可制造一n型环绕式栅极结构相邻于一p型鳍式场效晶体管结构。具体而言，可通过在基板上的第一区域(例如，n型区域)及第二区域(例如，p型)内沉积半导体堆叠，以形成两个不同的结构。此半导体堆叠具有交替排列的第一类型的半导体材料(例如，硅)层与第二类型的半导体材料(例如，硅锗)层。然后，将半导体堆叠的一部分从第二区域移除，以形成沟槽。然后，使用外延成长工艺以将第二类型的半导体材料填充于此沟槽中。然后，将半导体堆叠图案化，以形成纳米结构堆叠。在相同或另一独立的图案化工艺中，将第二区域内的第二类型的半导体材料图案化，以形成鳍片结构。然后，鳍片结构可暂时被覆盖，而从纳米结构堆叠中移除第一类型的材料。然后，在纳米结构堆叠与鳍片结构两者上形成栅极结构。

图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I及图1J是依据本发明的一实施例的形成混合纳米结构与鳍片结构装置的工艺的剖面示意图。图1A示出半导体基板102及半导体堆叠150。半导体基板102可以是硅基板。半导体基板可以是硅晶圆的一部分。亦可以考虑其他半导体材料。主动区域104可以是被掺杂的半导体，以产生用于晶体管的源极/漏极区域所期望的特性。基板102可包括元素(单元素)半导体，例如，硅、锗及/或其他合适的材料；化合物半导体，例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他合适的材料；合金半导体，例如，硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、砷磷化铟镓(GaInAsP)及/或其他合适的材料。基板102可以是具有均匀组成的单层材料。此外，基板102可以包括具有适合于集成电路装置制造的相似或不同组成的多个材料层。在一实施例中，基板102可以是绝缘体上覆硅(silicon-on-insulator,SOI)基板，其具有形成在氧化硅层上的硅层。在另一实施例中，基板102可以包括导电层、半导体层、介电层、其他层或上述的组合。

基板102被划分为第一区域101及第二区域103。在一实施例中，第一区域101是n型区域。所谓n型区域是将要形成n型半导体装置的区域。在一实施例中，第二区域103是p型区域。所谓p型区域是将要形成p型结构的区域。

半导体堆叠150包括由第一类型半导体材料制成的第一类型层106与由第二类型半导体材料制成的第二类型层104交替排列而成的数个半导体层。在一实施例中，第一类型的半导体材料是硅，且第二类型的半导体材料是硅锗。亦可以考虑其他半导体材料。可以使用包括外延成长工艺在内的各种工艺形成第一类型层106及第二类型层104。亦可以考虑其他工艺。

图1B示出了图案化工艺105，移除半导体堆叠150的一部分以形成沟槽108。被移除的部分位于第二区域103内。沟槽108一直延伸穿过半导体堆叠150并且部分地进入基板102中。举例而言，形成沟槽108的工艺可以是蚀刻工艺。在一实施例中，蚀刻工艺是干式蚀刻工艺。在一些实施例中，可使用光微影成像(photolithographic)工艺以形成沟槽。具体而言，可以将光刻胶材料沉积在半导体堆叠150上。然后，可以通过掩模将光刻胶暴露于光源。然后，可以显影掩模，以曝光将要形成沟槽108的区域。然后，可以保护未曝光区域不受蚀刻工艺105的影响。

图1C示出了外延成长工艺107，将半导体材料110填充于沟槽108中。半导体材料110可与用于形成第二类型层104的半导体材料相同。举例而言，半导体材料110可以是硅锗。在一些实施例中，由于半导体层110与下方的基板102之间的晶体结构差异(crystallographic differences)，半导体材料110可能被置于双轴应力(biaxialstress)的作用下。

图1D示出了图案化工艺109，图案化位于第一区域101内的半导体堆叠150及位于第二区域内的半导体材料110。图案化工艺109可以包括一种或多种蚀刻工艺，例如，干式蚀刻工艺。在一实施例中，在同一光微影成像工艺中图案化两个区域101、103。换句话说，光微影成像工艺所使用的掩模是用于两个区域101、103。然而，在一些实施例中，使用各自独立的工艺图案化第一区域101与第二区域103。换句话说，第一掩模可以用于直接图案化第一区域101(以及基板的其他类似区域)。并且，不同的第二掩模可以用于图案化第二区域103(以及基板的其他类似区域)。在一些实施例中，可以使用包括多个掩模、间隔物及心轴层(mandrel layers)的双重微影成像(double patterning)技术，以图案化第二区域103。

图案化工艺109可以形成在第一区域101中的纳米结构堆叠112与在第二区域103中的鳍片结构114。纳米结构堆叠可以是沿着垂直于图1A-图1J所示出的视图的方向而延伸的细长元件。相似地，鳍片结构114可以是沿着垂直于图1A-图1J所示出的视图的方向而延伸的细长元件。

图1E示出了浅沟槽隔离(STI)结构116的沉积。浅沟槽隔离结构的功能在于将不同的部件彼此电性隔离。具体而言，鳍片结构114可以彼此隔离，也可以与纳米结构堆叠112隔离。浅沟槽隔离层116可以是介电材料，例如，氮化硅或二氧化硅。可以使用各种沉积技术形成浅沟槽隔离结构116。可以使用沉积工艺111形成浅沟槽隔离层。

图1F示出了虚设栅极118的形成。虚设栅极118可以是暂时性的结构，之后会将其替换为真实栅极。举例而言，虚设栅极118可以是由多晶硅所制成。可通过使用沉积工艺113在工件(workpiece)上沉积一层多晶硅(或其他虚设栅极材料)，以形成虚设栅极。然后，可以对多晶硅层进行图案化，以形成虚设栅极118。在形成虚设栅极之后，以沿着虚设栅极的侧壁形成侧壁间隔物。在形成侧壁之后，可以在纳米结构堆叠112及鳍片结构114内形成源极/漏极区域。由于图1A-图1J示出的是沿着栅极装置截取的剖面，这些图示出的是通道而不是源极/漏极区域。示出了源极/漏极区域的俯视示意图显示于图2中，并且将在下文中进行描述。

此外，可以将层间介电层(ILD)沉积到工件上，以覆盖纳米结构堆叠112与鳍片结构114未被虚设栅极118覆盖的部分。在形成侧壁与源极/漏极区域之后，移除虚设栅极118，而暴露出部分的纳米结构堆叠112与鳍片结构114。

图1G示出了移除工艺115，从纳米结构堆叠112中移除第二类型的半导体材料104。移除工艺115可以是等向性蚀刻工艺，例如，湿式蚀刻工艺。在施行移除工艺115之前，可以覆盖位于第二区域103中的鳍片结构114。在一实施例中，鳍片结构114被光刻胶材料120所覆盖。光刻胶材料可以保护鳍片结构114不受移除工艺115的影响。移除工艺115可以包括选择性蚀刻，此蚀刻选择性可移除第二类型半导体材料104而实质上不会移除第一类型半导体材料106。湿式蚀刻工艺可以使用基于酸的蚀刻剂(acid-based etchant)，例如：硫酸(H₂SO₄)、过氯酸(HClO₄)、氢碘酸(HI)、氢溴酸(HBr)、硝酸(HNO₃)、氢氯酸(HCl)、乙酸(CH₃COOH)、柠檬酸(C₆H₈O₇)、过碘酸钾(KIO₄)、酒石酸(C₄H₆O₆)、苯甲酸(C₆H₅COOH)、四氟硼酸(tetrafluoroboric acid,HBF₄)、碳酸(H₂CO₃)、氰化氢(HCN)、亚硝酸(HNO₂)、氢氟酸(HF)或磷酸(H₃PO₄)。在一些实施例中，可以使用基于碱的蚀刻剂(alkaline-based etchant)。如此的蚀刻剂可包括但不限于：氢氧化铵(NH₄OH)及氢氧化钾(KOH)。

因此，残留于纳米结构堆叠112中的层106可以形成纳米结构，纳米结构可以使用作为晶体管装置中的通道。纳米结构可以是纳米线或纳米片，取决于其形状。如此的纳米结构可形成环绕式栅极装置。

图1H示出了移除工艺117，移除用于保护鳍片结构114的光刻胶材料120。这是在从纳米结构堆叠112中移除第二类型层104之后完成的。在此工艺之后，第一区域101(即，NMOS区域)中的纳米结构106具有与第二区域(即，PMOS区域)中的鳍片结构不同的半导体材料。不同的材料允许对n型金属氧化物半导体(NMOS)装置与p型金属氧化物半导体(PMOS)装置进行微调，以改善其电子迁移率或空穴迁移率。

举例而言，形成纳米结构的半导体层106可具有在[100]方向上的晶体取向(crystal orientation)。在一些实施例中，第一类型半导体材料106在顶表面及底表面的晶体取向为[100]。这种取向提高了电子迁移率，因而提高了NMOS晶体管的效率。然而，鳍片结构114可具有在[110]方向上的侧壁与在[100]方向上的顶表面。侧壁具有不同取向的这种结构提高了空穴迁移率，因而提高了PMOS晶体管的效率。因此，通过制造如本文所述的晶体管，PMOS晶体管与NMOS晶体管都可以被共同最佳化，并且能够在同一个互补式金属氧化物半导体工艺中进行制造。

图1I示出了用于在纳米结构130周围与鳍片结构114周围形成介电层122的工艺119。在一些实施例中，介电层122可包括界面层(interfacial layer)及高介电常数(high-k)介电层。界面层能够使高介电常数介电层对纳米结构130及鳍片结构114的半导体材料的粘着性更佳。高介电常数介电层可包括，例如，氧化铝、氧化铪、氧化锆、氧化铝铪(hafniumaluminum oxide)或氧化硅铪(hafnium silicon oxide)。亦可使用其他材料。举例而言，可使用介电常数大于7的其他材料。

在一些实施例中，可在鳍片结构114上方沉积p型功函数金属。在这种情况下，可使用光刻胶暂时性地覆盖纳米结构130。然后，可使用沉积工艺以施加p型功函数金属。此类金属的功能是为p型金属栅极提供理想功能所需的特性。p型功函数金属的各种示例可以包括但不限于：氮化碳钨(tungsten carbon nitride,WCN)、氮化钽(TaN)、氮化钛(TiN)、氮化铝钛(TiAlN)、氮化钨硫(tungsten sulfur nitride,TSN)、钨(W)、钴(Co)、钼(Mo)等。

此外，可在介电层122顶部的纳米结构130周围形成n型功函数金属。n型功函数金属可以包括但不限于：铝(Al)、钛铝合金(titanium aluminum,TiAl)、碳化钛铝(TiAlC)、碳化硅铝钛(titanium aluminum silicon carbide,TiAlSiC)、碳化硅铝钽(tantalumaluminum silicon carbide,TaAlSiC)及碳化铪(hafnium carbide,HfC)。

图1J示出了在虚设栅极118曾经存在的空间内形成替代栅极结构124的工艺121。替代栅极结构124可以是金属结构，例如钨、铜或钴。亦可考虑其他导电材料。使用本文所述的工艺，在第一区域101中n型环绕式栅极晶体管，并且在第二区域103中形成p型鳍式场效晶体管。因此，可实现一种混合装置，其中n型晶体管是环绕式栅极装置，且p型晶体管是鳍式场效晶体管装置。

图2是混合纳米结构与鳍片结构装置的俯视示意图。依据本实施例，俯视示意图示出了沿着第一方向纵向延伸的栅极结构124。鳍片结构114及纳米结构130沿着垂直于第一方向的第二方向延伸。栅极结构124形成在两个侧壁结构202之间。如上所述，侧壁结构202可以沿着虚设栅极118的侧壁形成，随后将其移除。然后，在侧壁结构202之间的空间内形成栅极结构124。

图2亦示出了位于栅极结构两侧的源极/漏极部件204。源极/漏极部件204可以在虚设栅极118仍在适当位置时形成。可通过将掺质布植到半导体材料中以形成源极/漏极部件。具体而言，将p型掺质布植到鳍片结构114中，并且将n型掺质布植到纳米结构130中。应注意的是，基于说明的目的，图2并未示出层间介电层，而仅示出纳米结构130、鳍片结构114及源极/漏极部件204。

图3是用于形成混合纳米结构与鳍片结构装置的例示方法300的流程图。依据本实施例，方法300包括用于在基板上的第一区域及第二区域内沉积半导体堆叠(例如，150)的工艺302，其中此半导体堆叠具有交替排列的第一类型的半导体材料层与第二类型的半导体层。在一实施例中，第一区域(例如，101)是n型区域。所谓n型区域是将要形成n型半导体装置的区域。在一实施例中，第二区域(例如，103)是p型区域是将要形成p型半导体装置的区域。半导体堆叠包括由第一类型半导体材料制成的第一类型层由第二类型半导体材料制成的第二类型层交替排列而成的数个半导体层。在一实施例中，第一类型的半导体材料是硅，且第二类型的半导体材料是硅锗。可以使用包括外延成长工艺在内的各种工艺形成第一类型层及第二类型层。亦可以考虑其他工艺。

依据本实施例，方法300进一步包括用于从第二区域移除半导体堆叠的一部分以形成沟槽(例如，108)的工艺304。被移除的部分位于第二区域内。沟槽一直延伸穿过半导体堆叠并且部分地进入基板中。举例而言，形成沟槽108的工艺可以是蚀刻工艺。在一实施例中，蚀刻工艺是干式蚀刻工艺。在一些实施例中，使用光微影成像工艺以形成沟槽。具体而言，可以将光刻胶材料沉积在半导体堆叠上。然后，可以通过掩模将光刻胶暴露于光源。然后，可以显影掩模，以曝光将要形成沟槽的区域。然后，可以保护未曝光区域不受蚀刻工艺的影响。

依据本实施例，方法300进一步包括通过外延成长工艺将第二类型的半导体材料填充于沟槽中的工艺306。半导体材料可与用于形成第二类型层104的半导体材料相同。举例而言，半导体材料110可以是硅锗。在一些实施例中，由于半导体层与下方的基板之间的晶体结构差异，半导体材料110可能被置于双轴应力的作用下。

依据本实施例，方法300进一步包括用于图案化位于第一区域内的半导体堆叠以形成纳米结构堆叠的工艺308。图案化工艺可以包括一种或多种非等向性蚀刻工艺，例如，干式蚀刻工艺。在一些实施例中，直接图案化位于内的纳米结构堆叠。在一些实施例中，可从纳米结构堆叠移除第二类型的半导体材料(例如，104)而保留剩余的纳米结构(例如，130)。

依据本实施例，方法300进一步包括用于图案化位于第二区域内的第二类型的半导体材料以形成鳍片结构的工艺310。图案化工艺可以包括一种或多种非等向性蚀刻工艺，例如，干式蚀刻工艺。在一些实施例中，可以使用包括多个掩模、间隔物及心轴层的双重微影成像技术，以图案化第二区域。

依据本实施例，方法300包括用于在纳米结构堆叠与鳍片结构两者上形成栅极结构的工艺312。在一些实施例中，形成栅极结构包括形成多个子层，包括界面层、高介电常数介电层及功函数层。举例而言，界面层能够使高介电常数介电层对纳米结构及鳍片结构的半导体材料的粘着性更佳。高介电常数介电层可包括，例如，氧化铝、氧化铪、氧化锆、氧化铝铪(hafnium aluminum oxide)或氧化硅铪(hafnium silicon oxide)。亦可使用其他材料。举例而言，可使用介电常数大于7的其他材料。在一些实施例中，可在鳍片结构上方沉积p型功函数金属。在这种情况下，可使用光刻胶暂时性地覆盖纳米结构。然后，可使用沉积工艺以施加p型功函数金属。此类金属的功能是为p型金属栅极提供理想功能所需的特性。p型功函数金属的各种示例可以包括但不限于：氮化碳钨(tungsten carbon nitride,WCN)、氮化钽(TaN)、氮化钛(TiN)、氮化铝钛(TiAlN)、氮化钨硫(tungsten sulfur nitride,TSN)、钨(W)、钴(Co)、钼(Mo)等。此外，可在介电层顶部的纳米结构周围形成n型功函数金属。n型功函数金属可以包括但不限于：铝(Al)、钛铝合金(titanium aluminum,TiAl)、碳化钛铝(TiAlC)、碳化硅铝钛(titanium aluminum silicon carbide,TiAlSiC)、碳化硅铝钽(tantalum aluminum silicon carbide,TaAlSiC)及碳化铪(hafnium carbide,HfC)。

图4是用于形成混合纳米结构与鳍片结构装置的例示方法的流程图。依据本实施例，方法400包括用于在半导体基板的第一区域内形成纳米结构的堆叠的工艺402，其中纳米结构包括第一半导体材料。可通过沉积交替排列的不同类型的半导体材料层，以形成纳米结构堆叠。换句话说，通过沉积交替排列而且可选择性蚀刻的材料层，以形成半导体堆叠。举例而言，可外延成长第一类型的半导体材料。然后，可外延成长第二类型的半导体材料。通过形成交替排列的第一半导体材料层与第二半导体材料层而继续此工艺。然后，使用第一蚀刻工艺(例如，干式蚀刻工艺)以图案化半导体堆叠并形成纳米结构堆叠。然后，可以使用第二蚀刻工艺(例如，湿式蚀刻工艺)以移除第一半导体材料，同时保持第二半导体材料实质上完整无缺。剩余的第二半导体材料因此可以形成纳米线或纳米片的堆叠。

方法400进一步包括用于在半导体基板的第二区域内形成鳍片结构的工艺404，其中鳍片结构具有不同于第一类型的半导体材料的第二类型的半导体材料。在一些实施例中，能够在与形成纳米结构堆叠同一个互补式金属氧化物半导体工艺中形成鳍片结构。举例而言，当形成半导体堆叠并且在对其进行图案化之前，可以在半导体堆叠内形成沟槽(例如，108)。沟槽可一直延伸穿过半导体堆叠并且部分地进入基板中。举例而言，形成沟槽的工艺可以是蚀刻工艺。在一实施例中，蚀刻工艺是干式蚀刻工艺。在一些实施例中，使用光微影成像工艺以形成沟槽。具体而言，可以将光刻胶材料沉积在半导体堆叠上。然后，可以通过掩模将光刻胶暴露于光源。然后，可以显影掩模，以曝光将要形成沟槽的区域。然后，可以保护未曝光区域不受蚀刻工艺的影响。然后，通过外延成长工艺，可在沟槽108中填充与第一类型的半导体材料匹配的半导体材料，在一实施例中，此半导体材料可以是硅锗。当半导体堆叠被图案化以形成纳米结构堆叠时，经过填充的沟槽也可被图案化以形成鳍片结构。这可以在相同的图案化工艺或不同的图案化工艺中完成。

方法400进一步包括用于在纳米结构的堆叠与鳍片结构两者上形成栅极结构的工艺406。这形成了一种混合装置，其中其中NMOS晶体管包括环绕式栅极装置，且PMOS晶体管包括鳍式场效晶体管装置。在一些实施例中，形成栅极结构包括形成多个子层，包括界面层、高介电常数介电层及功函数层。举例而言，界面层能够使高介电常数介电层对纳米结构及鳍片结构的半导体材料的粘着性更佳。高介电常数介电层可包括，例如，氧化铝、氧化铪、氧化锆、氧化铝铪(hafnium aluminum oxide)或氧化硅铪(hafnium silicon oxide)。亦可使用其他材料。举例而言，可使用介电常数大于7的其他材料。在一些实施例中，可在鳍片结构上方沉积p型功函数金属。在这种情况下，可使用光刻胶暂时性地覆盖纳米结构。然后，可使用沉积工艺以施加p型功函数金属。此类金属的功能是为p型金属栅极提供理想功能所需的特性。p型功函数金属的各种示例可以包括但不限于：氮化碳钨(tungsten carbonnitride,WCN)、氮化钽(TaN)、氮化钛(TiN)、氮化铝钛(TiAlN)、氮化钨硫(tungsten sulfurnitride,TSN)、钨(W)、钴(Co)、钼(Mo)等。此外，可在介电层顶部的纳米结构周围形成n型功函数金属。n型功函数金属可以包括但不限于：铝(Al)、钛铝合金(titanium aluminum,TiAl)、碳化钛铝(TiAlC)、碳化硅铝钛(titanium aluminum silicon carbide,TiAlSiC)、碳化硅铝钽(tantalum aluminum silicon carbide,TaAlSiC)及碳化铪(hafniumcarbide,HfC)。

依据一实施例，一种半导体装置的形成方法包括在基板上的第一区域及第二区域内沉积半导体堆叠，其中上述半导体堆叠具有交替排列的第一类型的半导体材料层与第二类型的半导体层。上述方法进一步包括从上述第二区域移除上述半导体堆叠的一部分以形成沟槽，并且通过外延成长工艺将上述第二类型的半导体材料填充于上述沟槽中。上述方法进一步包括图案化位于上述第一区域内的上述半导体堆叠以形成纳米结构堆叠，图案化位于上述第二区域内的上述第二类型的半导体材料以形成鳍片结构，以及在上述纳米结构堆叠与上述鳍片结构两者上形成栅极结构。

在一些实施例中，上述方法进一步包括在形成上述栅极结构之前，从上述纳米结构堆叠移除上述第一类型的半导体材料。

在一些实施例中，上述方法进一步包括在从上述纳米结构堆叠移除上述第一类型的半导体材料之后，在上述纳米结构堆叠的剩余的纳米结构周围形成界面层。

在一些实施例中，上述方法进一步包括在上述界面层上形成介电层。

在一些实施例中，上述方法进一步包括在形成上述栅极结构之前，在上述鳍片结构上形成界面层及介电层。

在一些实施例中，在上述方法中，其中形成上述栅极结构包括移除先前形成的虚设栅极结构。

在一些实施例中，在上述方法中，其中上述第一类型半导体材料包括硅。

在一些实施例中，在上述方法中，其中上述基板包括硅。

在一些实施例中，在上述方法中，其中上述第二类型半导体材料包括硅锗。

在一些实施例中，在上述方法中，其中上述鳍片结构的侧壁具有在[110]方向上的晶体取向。

在一些实施例中，在上述方法中，其中上述纳米结构堆叠的上述纳米结构的顶表面具有在[100]方向上的晶体取向。

在一些实施例中，在上述方法中，其中上述第一区域包括n型金属氧化物半导体(NMOS)区域，且上述第二区域包括p型金属氧化物半导体(PMOS)区域。

依据一实施例，一种半导体装置的形成方法包括在半导体基板的第一区域内形成纳米结构的堆叠，其中上述纳米结构包括第一半导体材料。上述方法进一步包括在上述半导体基板的第二区域内形成鳍片结构，其中上述鳍片结构具有不同于上述第一类型的半导体材料的第二类型的半导体材料。上述方法进一步包括在上述纳米结构的堆叠与上述鳍片结构两者上形成栅极结构。

在一些实施例中，在上述方法中，其中上述第一类型的半导体材料包括硅，且上述第二类型的半导体材料包括硅锗。

在一些实施例中，在上述方法中，其中上述第一类型的半导体材料在顶表面及底表面的晶体取向为[100]，且上述鳍片结构的侧壁的晶体取向为[110]。

在一些实施例中，在上述方法中，其中上述第二类型半导体材料包括锗。

在一些实施例中，在上述方法中，其中上述第一区域为NMOS区域，且上述第二区域为PMOS区域。

一种半导体装置包括第一结构，上述第一结构具有纳米结构的堆叠，上述纳米结构的每一者包括通道区域，上述纳米结构的每一者包括第一类型的半导体材料。上述第一结构包括第一界面层围绕上述纳米结构的每一者，以及第一介电层围绕上述界面层。第二结构相邻于上述第一结构。上述第二结构包括鳍片结构，上述鳍片结构包括通道区域，上述鳍片结构包括第二类型的半导体材料，且上述第二类型的半导体材料不同于上述第一类型的半导体材料。上述第二结构包括第二界面层围绕上述鳍片结构，以及第二介电层围绕上述界面层。上述半导体装置进一步包括栅极结构延伸于上述第一结构及上述第二结构两者之上。

在一些实施例中，在上述半导体装置中，其中上述第二类型的半导体材料包括下列至少其中一者：硅锗、锗、砷化镓或磷化铟。

在一些实施例中，在上述半导体装置中，其中上述第一类型的半导体材料在顶表面及底表面的晶体取向为[100]，且上述鳍片结构的侧壁的晶体取向为[110]。

前述内文概述了许多实施例的部件，使本技术领域中技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明的发明构思与范围。在不背离本发明的发明构思与范围的前提下，可对本发明进行各种改变、置换或修改。

虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作任意的变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。