具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

下面结合图1和图2对本发明示例性实施方式的快速锁定电路和锁相环系统进行描述。

图1是本发明实施例提供的锁相环系统的结构示意图；图2是本发明实施例提供的快速锁定电路和环路滤波器的结构示意图；

本发明实施例提供的锁相环系统，包括：快速锁定电路7和电荷泵3锁相环；其中，快速锁定电路7，用于给电荷泵锁相环中的滤波器4中的电容提供充电电流，以提升电荷泵锁相环中的压控振荡器5的控制电压；电荷泵锁相环，用于在电荷泵锁相环上电后先受控于快速锁定电路7，直到快速锁定电路7工作结束后，再单独完成锁定过程。

在本实施例中，如图2所示，快速锁定电路7包括PMOS晶体管11、D触发器9、延迟单元8和反相器10；延迟单元8的输出端与D触发器9的输入端连接，D触发器9的输出端与反相器10的输入端连接，反相器10的输出端与PMOS晶体管11的输入端连接；

在本实施例中，如图1所示，电荷泵锁相环包括晶体振荡器1、鉴频鉴相器2、电荷泵3、滤波器4、分频器6和压控振荡器5，鉴频鉴相器2、电荷泵3、滤波器4、压控振荡器5和分频器6依次连接形成环路；晶体振荡器1的输出端与鉴频鉴相器2的输入端连接；滤波器4内设置有第一电容和第二电容。

在本实施例中，如图1和图2所示，快速锁定电路7的PMOS晶体管11输出端与第一电容连接；晶体振荡器1的输出端、鉴频鉴相器2的输出端分别与快速锁定电路7的延迟单元8的输入端连接；电荷泵3的输出端与快速锁定电路7的PMOS晶体管11的输入端连接。

根据本发明实施例，在不改变传统锁相环组成模块的基础上增加一个快速锁定电路，且整个快速锁定电路结构简单，能够增加电路性能的稳定性且有利于大规模应用。

在介绍完本发明实施例提供的快速锁定电路和锁相环系统的结构之后，下面结合图3对本发明实施例提供的锁相环系统的锁相控制方法进行描述。

图3是本发明实施例提供的锁相环系统的锁相控制方法流程图。

如图3所示，本实施例提供的锁相环系统的锁相控制方法包括操作S101～S108。

在操作S101，压控振荡器5的输出信号经分频器6分频后得到的分频信号和晶体振荡器1产生的参考时钟信号同时进入鉴频鉴相器2。

在操作S102，鉴频鉴相器2通过比较分频信号和参考时钟信号的频率差，输出第一脉冲进入D触发器9。

在操作S103，晶体振荡器1产生的参考时钟信号通过延迟单元8进入D触发器9。

在操作S104，D触发器9根据参考时钟信号对第一脉冲采样并输出第二脉冲。

在操作S105，第二脉冲经反相器10进入PMOS晶体管11。

在操作S106，PMOS晶体管11根据第二脉冲改变导通状态。

在操作S107，PMOS晶体管11呈导通状态时，电荷泵3为第一电容连续供电。

在操作S108，PMOS晶体管11呈关闭状态时，电荷泵锁相环单独工作，完成相位锁定。在本实施例中，延迟单元8提供的延迟时间大于鉴频鉴相器2在环路锁定时产生的脉冲宽度与D触发器9的触发时间之和。

根据本发明实施例，快速锁定电路工作时给第一电容的充电过程是连续的，在鉴频鉴相器分析出分频信号的相位较大滞后于参考时钟信号的相位时，D触发器通过采样第一脉冲后即可使PMOS晶体管一直处于导通状态，实现对第一电容的连续充电，直至分频信号的相位接近或超过参考时钟信号的相位。而现有技术中，锁相环中的电荷泵为滤波器供电是根据鉴频鉴相器输出脉冲宽度而实时变化的，充电过程不连续。与现有技术相比，本发明实施例提供的快速锁定电路可以大大缩短压控振荡器的控制电压从0V爬升到锁定时需要的电平附近的时间。

在本实施例中，分频信号频率低于参考时钟信号的频率时，第一脉冲为高电平；

分频信号频率接近或者高于参考时钟信号的频率时，第一脉冲为低电平。

在本实施例中，PMOS晶体管11根据第二脉冲改变导通状态包括：

第二脉冲为高电平时，PMOS晶体管11导通；

第二脉冲为低电平时，PMOS晶体管11关闭。

根据本发明实施例，快速锁定电路可以大大缩短压控振荡器的控制电压从0V爬升到锁定时需要的电平附近的时间。并且，在设计快速锁定电路时可以灵活调整延迟单元提供的延迟时间以改变快速锁定电路的锁定精度，即更小的可使锁相环系统在经过快速锁定过程后更接近锁定状态，便于控制。

下面结合图1、图2、图4和图5对本发明实施例提供的快速锁定电路和锁相环系统的工作原理进行描述。

如图1所示，快速锁定电路7是在传统的CPPLL的基础上加入的辅助电路。快速锁定电路7受控于参考时钟信号V_FREF和鉴频鉴相器2的输出信号V_UP，并且需要电荷泵3提供的偏置电压V_B。同时，电荷泵3为环路滤波器4提供充电电流I_F。

如图2所示，快速锁定电路7在本质上是一个受控于参考时钟信号V_FREF和鉴频鉴相器2的输出信号V_UP的电流源，其输出电流I_F为滤波器4中电容C₁充电以抬升电压V_C1从而抬升电压V_C2。此电流源输出电流与否受控于开关PMOS晶体管11M₁。当M₁栅电压为低电平时，晶体管11导通，电流源为电容C₁提供I_F的电流；当M₁栅电压为高电平时，晶体管11关断，电流源停止为电容C₁提供电流。同时，M1的栅电压由D触发器9的输出V_Q经过反相器10得到，D触发器9的时钟信号由参考时钟信号经过延迟单元8后得到，D触发器9的功能是采样鉴频鉴相器2的输出信号V_UP。即快速锁定电路7基本功能为：当快速锁定电路7识别到鉴频鉴相器2的输出信号V_UP为高时，对滤波器4电容C₁充电，充电电流为I_F；当快速锁定电路7识别到信号V_UP为低时，停止对滤波器4电容C₁充电。

图4是本发明实施例提供的锁相环系统运行过程中分频器输出信号的频率低于参考时钟信号的频率时，快速锁定电路工作的时序图。

如图4所示，在V_FDIV频率低于V_FREF的频率时，即V_FDIV的相位较大滞后于V_FREF的相位时，鉴频鉴相器2的输出信号V_UP为高时的时间t_UP1大于延迟单元8提供的延迟时间t_DLY时，D触发器9将采集到高电平。

图5是本发明实施例提供的在锁相环系统运行过程中分频器输出信号的频率接近或者超过参考时钟的频率时，快速锁定电路工作的时序图。

如图5所示，在V_FDIV频率接近或者超过V_FREF的频率时，即V_FDIV的相位接近或者超前于V_FREF的相位时，鉴频鉴相器2的输出信号V_UP为高时的时间t_UP0小于延迟单元8提供的延迟时间t_DLY时，D触发器9将采集到低电平。

需要说明的是，t_UP0即为锁相环系统锁定时鉴频鉴相器2输出信号的脉冲宽度，此脉冲宽度存在的必要原因在于，控制电荷泵3输出电流通断的开关在过小的打开时间内无法使电荷泵3输出满额电流值(即电荷泵3存在工作死区)，而t_UP0的存在在于使此死区消失。为了保证快速锁定电路7可以进入图4所示的时序状态，并综合考虑D触发器9的建立时间t_SETUP，在设计延迟单元8时必须保证以下条件：

t_DLY＞t_UP0+t_SETUP (一)

结合上述描述，本实施例提供的锁相环系统的工作原理为：在锁相环系统上电后，第一电容的V_C1和第二电容的V_C2的电平总是从0V开始上升，即V_FDIV的频率在系统开始工作时总是低于V_FREF，即系统上电后，锁相环系统总是从图3描述的时序图开始，V_Q保持为高，此时，快速锁定电路7为电容C₁充电，将V_C1和V_C2的电平快速拉升。当V_FDIV的频率接近或者略超过V_FREF的频率时，锁相环系统进入图4描述的时序状态，V_Q保持为低，快速锁定电路7停止对电容C₁充电。随后，锁相环系统回归传统工作模式，完成最后的精细锁定过程。

下面通过锁相环系统的仿真结果进一步对本发明的功能进行描述。

图6是本发明实施例提供的快速锁定电路中的VQ、VC1和VC2在系统锁定时的仿真波形示意图。

如图6所示，在仿真开始时(模拟芯片上电时的状态)，V_C1和V_C2都处于0V电压状态，随后，V_Q被拉高，即快速锁定电路开始工作，V_C1和V_C2的电平在V_Q为高时被迅速拉升到锁定状态所需电平附近。

在V_FDIV的频率略超过V_FREF的频率后，V_Q被拉低，即快速锁定电路开始工作，锁相环回归传统工作模式完成随后锁定过程。

图7是本发明实施例提供的锁定过程和传统电荷泵锁相环锁定过程的仿真结果对比示意图。通过图7可以发现，本发明仅需要5us即完成锁定，而传统CPPLL则需要12us完成锁定。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。